CN116669421A - 半导体器件结构及其制备方法 - Google Patents

半导体器件结构及其制备方法 Download PDF

Info

Publication number
CN116669421A
CN116669421A CN202310855171.1A CN202310855171A CN116669421A CN 116669421 A CN116669421 A CN 116669421A CN 202310855171 A CN202310855171 A CN 202310855171A CN 116669421 A CN116669421 A CN 116669421A
Authority
CN
China
Prior art keywords
layer
electrode layer
capacitor
semiconductor device
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310855171.1A
Other languages
English (en)
Inventor
刘洋浩
徐朋辉
刘涛
曲晓帅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Technology Group Co ltd
Original Assignee
Changxin Technology Group Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Technology Group Co ltd filed Critical Changxin Technology Group Co ltd
Priority to CN202310855171.1A priority Critical patent/CN116669421A/zh
Publication of CN116669421A publication Critical patent/CN116669421A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体器件结构及其制备方法，方法包括：提供衬底；于衬底上形成叠层结构，叠层结构包括由下至上依次交替排布的支撑层及牺牲层，叠层结构的顶层为支撑层；于叠层结构内形成电容孔，电容孔沿厚度方向贯穿叠层结构；于电容孔的侧壁及底部形成第一电极层，第一电极层包括位于电容孔侧壁的体电极层及位于电容孔底部的接触电极层；去除牺牲层；对体电极层进行减薄处理，以使得体电极层的厚度小于接触电极层的厚度。上述半导体器件结构及其制备方法能够优化半导体器件结构的性能。

Description

半导体器件结构及其制备方法
技术领域
本公开涉及集成电路技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
随着半导体技术的发展，半导体器件的尺寸越来越小，对半导体制造技术的要求也在不断提高。动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元可以包括电容器和晶体管。
最常见的电容器为如下两种：一种为实心柱状电容器，另一种为U型电容器。但实心柱状电容器存在单个电容器的电容值(CS)较小，难以达到要求的问题；U型电容器虽然通过增大电极的表面积，增大了电容器的电容值，但由于其接触电极层较薄，仍存在接触电阻较大的问题。
因此，如何优化电容器的性能成为亟需解决的问题。
发明内容
基于此，有必要针对现有技术中的半导体问题提供一种半导体器件结构及其制备方法，至少能够优化半导体器件结构的性能。
为了实现上述目的，根据一些实施例，本发明的一方面提供了一种半导体器件结构的制备方法，包括：提供衬底；于衬底上形成叠层结构，叠层结构包括由下至上依次交替排布的支撑层及牺牲层，叠层结构的顶层为支撑层；于叠层结构内形成电容孔，电容孔沿厚度方向贯穿叠层结构；于电容孔的侧壁及底部形成第一电极层，第一电极层包括位于电容孔侧壁的体电极层及位于电容孔底部的接触电极层；去除牺牲层；对体电极层进行减薄处理，以使得体电极层的厚度小于接触电极层的厚度。
在上述实施例的半导体器件结构的制备方法中，与牺牲层依次交替排布的支撑层可以在牺牲层去除之后，用于支撑第一电极层避免结构坍塌。第一电极层形成于电容孔的侧壁上，以增大第一电极层的表面积，从而增大器件的电容值。第一电极层包括位于电容孔侧壁的体电极层及位于电容孔底部的接触电极层，通过对体电极层进行减薄处理，使得体电极层的厚度小于接触电极层的厚度，以保证接触电极层具有足够的厚度用于减小接触电极层的接触电阻，增大漏极电流，降低器件写入操作写完数据的恢复时间到预充电命令的延时，实现半导体器件结构的性能优化。
在一些实施例中，支撑层包括：底部支撑层、中间支撑层及顶部支撑层，底部支撑层、中间支撑层及顶部支撑层由下至上间隔排布；牺牲层包括：第一牺牲层及第二牺牲层，第一牺牲层位于底部支撑层与中间支撑层之间，第二牺牲层位于中间支撑层与顶部支撑层之间。
在一些实施例中，对体电极层进行减薄处理，包括：于顶部支撑层及中间支撑层内形成释放孔；基于电容孔及释放孔采用湿法刻蚀工艺对体电极层进行减薄处理。
在一些实施例中，电容孔的数量为多个；衬底上形成有多个电容接触结构；电容孔位于电容接触结构上方，且暴露出电容接触结构，并与电容接触结构一一对应设置。
在一些实施例中，对体电极层进行减薄处理，以使得体电极层的厚度小于接触电极层的厚度之后，还包括：于接触电极层的上表面、体电极层的内表面及外表面形成电容介质层；于电容介质层的表面形成第二电极层。
根据一些实施例，本发明的另一方面还提供了一种半导体器件结构，半导体器件结构包括衬底，多层由下至上间隔排布的支撑层，电容孔以及第一电极层，电容孔贯穿多层支撑层；第一电极层位于电容孔内；第一电极层包括位于电容孔侧壁的体电极层及位于电容孔底部的接触电极层；体电极层的厚度小于接触电极层的厚度。
在上述实施例的半导体器件结构中，支撑层可以用于支撑第一电极层避免结构坍塌。第一电极层形成于电容孔的侧壁上，以增大第一电极层的表面积，从而增大器件的电容值。第一电极层包括位于电容孔侧壁的体电极层及位于电容孔底部的接触电极层，体电极层的厚度小于接触电极层的厚度，以保证接触电极层具有足够的厚度用于减小接触电极层的接触电阻，增大漏极电流，降低器件写入操作写完数据的恢复时间到预充电命令的延时，实现半导体器件结构的性能优化。
在一些实施例中，接触电极层的厚度为10nm-20nm；体电极层的厚度为5nm-8nm。
在一些实施例中，多层支撑层包括：底部支撑层、中间支撑层及顶部支撑层；底部支撑层、中间支撑层及顶部支撑层由下至上间隔排布。
在一些实施例中，电容孔的数量为多个；衬底上形成有多个电容接触结构；电容孔位于电容接触结构上方，且暴露出电容接触结构，并与电容接触结构一一对应设置。
在一些实施例中，半导体器件结构还包括电容介质层以及第二电极层，电容介质层覆盖接触电极层的上表面、体电极层的内表面及外表面；第二电极层覆盖电容介质层的表面。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种电容器结构的截面示意图；
图2为另一种电容器结构的截面示意图；
图3中的(a)图及(b)图为制备图2中所示电容器结构的过程中所得结构的截面示意图；
图4为本公开一实施例中提供的半导体器件结构的制备方法的流程图；
图5为本公开一实施例中提供的半导体器件结构的制备方法中步骤10所得结构的截面示意图；
图6为本公开一实施例中提供的半导体器件结构的制备方法中步骤20所得结构的截面示意图；
图7中的(b)图为本公开一实施例中提供的半导体器件结构的制备方法中步骤30所得结构的俯视图示意图，(a)图为(b)图所示结构的沿AA’方向的截面示意图；
图8为本公开一实施例中提供的半导体器件结构的制备方法中步骤41所得结构的截面示意图；
图9为本公开一实施例中提供的半导体器件结构的制备方法中步骤42所得结构的截面示意图；
图10为本公开一实施例中提供的半导体器件结构的制备方法中步骤61所得结构的截面示意图；
图11为本公开一实施例中提供的半导体器件结构的制备方法中步骤62所得结构的截面示意图；
图12为本公开一实施例中提供的半导体器件结构的制备方法中步骤60所得结构的截面示意图；
图13为本公开一实施例中提供的半导体器件结构的制备方法中步骤72所得结构的截面示意图。
附图标记说明：
1、衬底；11、介质层；2、叠层结构；21、支撑层；211、底部支撑层；212、中间支撑层；213、顶部支撑层；22、牺牲层；221、第一牺牲层；222、第二牺牲层；3、电容孔；31、第一电极层；311、体电极层；312、接触电极层；32、电容介质层；33、第二电极层；4、释放孔；5、电容接触结构。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。
在相关技术中，电容器可以包括下电极、电容介质层和上电极，电容介质层位于下电极和上电极之间。电容器的电容值与电极的表面积和电容介质层的介电常数成正比，而与电容介质层的厚度成反比。可以采取增大电极的表面积、使用高介电常数材料形成电容介质层、减小电容介质层的厚度等方式，以增大电容器的电容值。
请参考图1，第一电极层为实心柱状时，由于第一电极层的表面积较小，导致单个电容器的电容值(CS)难以达到要求。为增大器件电容值，可以采取如图2所示的具有U型柱状结构的第一电极层，以增大电极的表面积，从而增大电容器的电容值。然而，通常采用图3所示的步骤实现图2所示结构，即先形成柱状电极结构，然后通过刻蚀工艺去除部分电极材料，以形成具有U型柱状结构的第一电极层。上述步骤将导致第一电极层与电容接触结构之间的部分损失较大，致使其厚度较小，使得器件的接触电阻增加，漏极电流(IDR)随之降低，从而使得写恢复时间(Time of Write Recovery，TWR)变差，进一步导致器件的性能恶化。
鉴于上述相关技术中的不足之处，本申请提供一种半导体器件结构及其制备方法，其详细内容将在后续实施例中得以阐述。
根据一些实施例，本公开提供了一种半导体器件结构的制备方法。
作为示例，上述半导体器件结构可以用于构成电容器，例如，可以用作为DRAM器件中的电容器，电容器用于存储数据，但并不以此为限，本申请实施例提供的半导体器件结构也可以用作为其他的结构。
请参考图3，在一些实施例中，半导体结构的制备方法可以包括如下的步骤：
S10：提供衬底；
S20：于衬底上形成叠层结构，叠层结构包括由下至上依次交替排布的支撑层及牺牲层，叠层结构的顶层为支撑层；
S30：于叠层结构内形成电容孔，电容孔沿厚度方向贯穿叠层结构；
S40：于电容孔的侧壁及底部形成第一电极层，第一电极层包括位于电容孔侧壁的体电极层及位于电容孔底部的接触电极层；
S50：去除牺牲层；
S60：对体电极层进行减薄处理，以使得体电极层的厚度小于接触电极层的厚度。
在上述实施例的半导体器件结构的制备方法中，与牺牲层依次交替排布的支撑层可以在牺牲层去除之后，用于支撑第一电极层避免结构坍塌。第一电极层形成于电容孔的侧壁上，以增大第一电极层的表面积，从而增大器件的电容值。第一电极层包括位于电容孔侧壁的体电极层及位于电容孔底部的接触电极层，通过对体电极层进行减薄处理，使得体电极层的厚度小于接触电极层的厚度，以保证接触电极层具有足够的厚度用于减小接触电极层的接触电阻，增大漏极电流，降低器件写入操作写完数据的恢复时间到预充电命令的延时，实现半导体器件结构的性能优化。
在一些实施例中，支撑层包括：底部支撑层、中间支撑层及顶部支撑层，底部支撑层、中间支撑层及顶部支撑层由下至上间隔排布；牺牲层包括：第一牺牲层及第二牺牲层，第一牺牲层位于底部支撑层与中间支撑层之间，第二牺牲层位于中间支撑层与顶部支撑层之间。
在一些实施例中，对体电极层进行减薄处理，即步骤S60，包括：
S61：于顶部支撑层及中间支撑层内形成释放孔；
S62：基于电容孔及释放孔采用湿法刻蚀工艺对体电极层进行减薄处理。
在一些实施例中，电容孔的数量为多个；衬底上形成有多个电容接触结构；电容孔位于电容接触结构上方，且暴露出电容接触结构，并与电容接触结构一一对应设置。
在一些实施例中，对体电极层进行减薄处理，以使得体电极层的厚度小于接触电极层的厚度之后，即步骤S60之后，还包括：
S71：于接触电极层的上表面、体电极层的内表面及外表面形成电容介质层；
S72：于电容介质层的表面形成第二电极层。
应该理解的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
为了更清楚的说明上述一些实施例提供的半导体结构的制备方法，以下请结合图5至图13理解本申请的一些实施例。
本公开实施例对于衬底1的构成材料并不做具体限定。示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底1、硅锗(SiGe)衬底1、硅锗碳(SiGeC)衬底1、碳化硅(SiC)衬底1、砷化镓(GaAs)衬底1、砷化铟(InAs)衬底1、磷化铟(InP)衬底1或其它的III/V半导体衬底1或II/VI半导体衬底1。或者，还例如，衬底1可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底1。本领域的技术人员可以根据衬底1上形成的晶体管类型选择衬底1类型，因此衬底1的类型不应限制本公开的保护范围。
在步骤S10中，可以采用离子注入工艺向衬底1内注入P型离子，以形成第一类型掺杂阱区。在衬底1包括P型衬底1的实施例中，可以通过注入N型离子以形成有源区；与之对应的，在衬底1包括N型衬底1的实施例中，可以通过注入P型离子以形成有源区。相应地，有源区可以为P型有源区，也可以为N型有源区。P型有源区可以形成N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，简称NMOS)器件，N型有源区可以形成P型金属氧化物半导体(Positive channel Metal Oxide Semiconductor，简称PMOS)器件。
示例地，P型离子可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼(BF2)离子及铟(In)离子等中任一种或多种；N型杂质离子可以包括但不限于磷(P)离子、砷(As)离子及锑(Sb)离子等中任一种或多种。
请参考图5，在一些实施例中，在提供衬底之后，衬底上形成叠层结构之前，即步骤S10之后，步骤S20之前，还包括于衬底上形成多个电容接触结构5，以减小接触电阻。
具体地，于衬底上形成多个电容接触结构5的步骤可以包括：
S11：于衬底1上形成介质层11，介质层11覆盖衬底1的顶面；
S12：于介质层11内形成多个电容接触结构5。
在步骤S12中，于介质层11内形成多个电容接触孔，电容接触孔暴露出衬底，于电容接触孔内形成接触材料层，回刻接触材料层直至暴露介质层11，剩余的接触材料层作为电容接触结构5。
示例地，电容接触结构5的材料可以为导电材料，例如金属材料或多晶硅等。
示例地，介质层11的材料与支撑层21的材料相似或相同。
请参考图6，在步骤S20中，于衬底1上形成叠层结构2，叠层结构2包括由下至上依次交替排布的支撑层21及牺牲层22，叠层结构2的顶层为支撑层21。牺牲层22在后续工艺过程中会被去除，所述支撑层21的作用即是在所述牺牲层22被去除后作为支撑框架以提高后续制作电容器时结构的机械强度，所述牺牲层22和支撑层21的数量可以依据后续电容器所需要的高度进行设定，其层叠的数量可以为1层至10层或者更多，其中，以2层至5层为宜。
需要说明的是，支撑层21与牺牲层22的材料不同，且在同一刻蚀工艺中，例如，在相同的刻蚀剂中，二者的腐蚀速率不同。具体地，可以表现为在同一刻蚀工艺中，牺牲层22的刻蚀速率远大于支撑层21的刻蚀速率，使得当牺牲层22被完全去除时，支撑层21得以被完全保留。
示例地，支撑层21可以为氮化硅层或氮氧化硅层，牺牲层22可以为氧化硅层。由于氧化硅与氮化硅之间刻蚀选择比较高，能够在后续制程中更好地去除牺牲层22，避免残留牺牲层22。
在一些实施例中，支撑层21包括：底部支撑层211、中间支撑层212及顶部支撑层213，底部支撑层211、中间支撑层212及顶部支撑层213由下至上间隔排布。底部支撑层211、中间支撑层212及顶部支撑层213能够平均外界应力，从而更好地为后续结构提供支撑力，以避免结构坍塌。
在一些实施例中，牺牲层22包括：第一牺牲层221及第二牺牲层222，第一牺牲层221位于底部支撑层211与中间支撑层212之间，第二牺牲层222位于中间支撑层212与顶部支撑层213之间。
相应地，步骤S20可以包括：
S21：于衬底1上形成底部支撑层211；
S22：于底部支撑层211上形成第一牺牲层221；
S23：于第一牺牲层221上形成中间支撑层212；
S24：于中间支撑层212上形成第二牺牲层222；
S25：于第二牺牲层222上形成顶部支撑层213。
具体地，每形成一个支撑层21或牺牲层22之后，即步骤S21至步骤S25的每一个步骤之后，均可以进行预设清洗工艺，预设清洗工艺可以包括湿法清洗工艺以及干法清洗工艺；湿法清洗工艺采用特定的化学药液以及去离子水，对晶圆表面进行无损伤清洗，湿法清洗主要包括RCA清洗法、稀释化学法、IMEC清洗法或单晶片清洗法等，例如，单晶片清洗法不仅具有更好的清洗效果，清洗过程中还可以通过化学药液以及去离子水的再循环利用，降低化学品的消耗量，升高晶片成本效益。
示例地，第二牺牲层222与第一牺牲层221的材料可以相同或不同。例如，第二牺牲层222的材料包含氧化硅或氮氧化硅，第一牺牲层221的材料包含硼磷掺杂的氧化硅(BPSG，硼磷硅玻璃)，且第一牺牲层221的不同厚度处磷离子掺杂浓度不同，表现为包括下层子牺牲层22及上层子牺牲层22，其中下层子牺牲层22的磷离子掺杂浓度大于上层子牺牲层22的磷离子掺杂浓度。由于BPSG的腐蚀速率受硼离子和磷离子浓度的影响，增加硼离子的含量，腐蚀速率会下降，增加磷离子的含量，腐蚀速率会显著升高，而第一牺牲层221是需在步骤S23中通过同一刻蚀过程中完成去除，所以提高第一牺牲层221的下层子牺牲层22的磷离子浓度，可有效保证第一牺牲层221的完全刻蚀，避免刻蚀不足导致电容器性能的降低。
示例地，下层子牺牲层22的磷离子含量的重量百分比介于3％至5％之间，硼离子含量的重量百分比介于2％至7％之间，上层子牺牲层22的磷离子含量的重量百分比介于3％至5％之间，硼离子含量的重量百分比介于5％至10％之间。
图7中(b)图示出了(a)图所示结构的俯视图，即(a)图为(b)图沿AA’方向的截面图。请参考图7，在步骤S30中，于叠层结构2内形成电容孔3，电容孔3沿厚度方向贯穿叠层结构2；电容孔3的数量为多个；电容孔3位于电容接触结构5上方，且暴露出电容接触结构5，并与电容接触结构5一一对应设置。
示例地，步骤S30可以包括：
S31：于叠层结构2上形成图形化掩膜层，图形化掩膜层定义出电容孔3的位置；
S32：基于图形化掩膜层刻蚀叠层结构2，直至暴露出电容接触结构5，以形成电容孔3，并去除图形化掩膜层。
此处，需要说明的是，图7的(b)图中，电容孔3的正投影形状仅为示意，电容孔3可以为圆形、方形或其他形状，本公开实施例对电容孔3的形状不做限定。
示例地，图形化掩膜层可以为单层结构或多层结构，例如图形化掩膜层可以为单层光刻胶层或多层掩膜叠层。
在图形化掩膜层为多层掩膜叠层的实施例中，步骤S31可以包括：
S311：于叠层结构2上形成初始掩膜叠层；
S312：于初始掩膜叠层上形成光刻胶层，并对光刻胶层进行曝光显影，以于光刻胶层内形成第一图形，从而形成第一图形化光刻胶层，第一图形化光刻胶层内定义出电容孔3的位置；
S312：基于第一图形化光刻胶层刻蚀初始掩膜叠层，以将上述第一图形转移至初始掩膜叠层，从而形成图形化掩膜层。
示例地，多层掩膜叠层可以包括由硬掩模层、多晶硅层、氧化硅层、氮氧化硅层等多层的组合。其中，硬掩模层可以为旋涂硬掩模层，旋涂硬掩模层可以是碳氢(CxHy)体系的绝缘层，其可以包括硅硬掩膜材料、碳硬掩膜材料以及有机硬掩膜材料等。
请参考图8及图9，于电容孔3的侧壁及底部形成第一电极层31，步骤S40可以包括：
S41：如图8所示，于电容孔3的外表面采用沉积工艺形成电极材料层310；
S42：如图9所示，回刻步骤S41所得结构，直至暴露出顶部支撑层213的顶面，以形成位于电容孔3的侧壁及底部的第一电极层31。第一电极层31形成于电容孔3的侧壁上，以增大第一电极层31的表面积，从而增大器件的电容值。
示例地，步骤41中可以采用化学气相沉积或物理气相沉积等工艺形成第电极材料层310，化学气相沉积工艺方法可以包括常压化学气相沉积法(Atmospheric-pressureCVD，APCVD)、低压化学气相沉积法(Low-pressure CVD，LPCVD)或等离子增强化学气相沉积法(Plasma-enhanced CVD，PECVD)中的一种或几种，例如，低压化学气相沉积法具有良好的阶梯覆盖性、组成的成份及结构的控制性，采用低压化学气相沉积法能够提高沉积速率及输出量，并降低制程成本，且低压化学气相沉积法不需要载气，从而降低颗粒污染。
示例地，步骤42中可以采用各向异性刻蚀(anisotropic etching)进行回刻，各向异性刻蚀可以在预设的晶向或晶面方向上选择性地刻蚀材料，而在其他方向上只留下很少或几乎没有刻蚀痕迹，在此步骤中采用各向异性刻蚀进行回刻可以使所得结构的形貌更加精确和可控。
在一些实施例中，第一电极层31包括位于电容孔3侧壁的体电极层311及位于电容孔3底部的接触电极层312。可以理解，体电极层311及接触电极层312为一体式结构，可以在电容孔3内通过一次性沉积工艺同时形成。
示例地，第一电极层31的材料可以包括但不仅限于多晶硅、氮化钛、碳化钛以及钨中的至少一种。
请参考图9及图10，步骤S61，于顶部支撑层213及中间支撑层212内形成释放孔4，也可以在步骤S50中执行，即基于释放孔4去除牺牲层22。支撑层21可以在牺牲层22去除之后，用于支撑第一电极层31避免结构坍塌。
示例地，释放孔4包括位于顶部支撑层213内的第一释放孔4以及位于中间支撑层212内的第二释放孔4。
在一些实施例中，基于释放孔4去除牺牲层22，即步骤S50可以包括；
S51：于顶部支撑层213内形成第一释放孔4；
S52：基于第一释放孔4采用湿法刻蚀工艺去除第二牺牲层222；
S53：于中间支撑层212内形成第二释放孔4；
S54：基于第二释放孔4采用湿法刻蚀工艺去除第一牺牲层221。
请参考图10，在步骤S61中，于顶部支撑层213及中间支撑层212内形成释放孔4。
请参考图11，在步骤S62中，基于电容孔3及释放孔4采用湿法刻蚀工艺对体电极层311进行减薄处理，以使得体电极层311的厚度小于接触电极层312的厚度。
在步骤S62中，如图12所示，通过基于电容孔3及释放孔4对体电极层311的两侧表面均进行减薄处理。然而，在减薄处理过程中，接触电极只有一侧表面被执行湿法刻蚀工艺，在湿法刻蚀工艺中接触电极层312相较于体电极层311，被去除的厚度更少，从而使得经过减薄处理的体电极层311的厚度H2小于接触电极层312的厚度H1，以保证接触电极层312具有足够的厚度用于减小接触电极层312的接触电阻，增大漏极电流，降低器件写入操作写完数据的恢复时间到预充电命令的延时，实现半导体器件结构的性能优化。
请参考图13，在一些实施例中，对体电极层311进行减薄处理，以使得体电极层311的厚度小于接触电极层312的厚度之后，即步骤S60之后，还包括：
S71：于接触电极层312的上表面、体电极层311的内表面及外表面形成电容介质层32；
S72：于电容介质层32的表面形成第二电极层33。
示例地，在步骤S71中，电容介质层32的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括氧化锆(ZrOx)、氧化铪(HfOx)、钛锆氧化物(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)中的至少一种。
示例地，第二电极层33与第一电极层31的材料相同或相似，第二电极层33可以包括但不仅限于多晶硅、氮化钛、碳化钛以及钨中的至少一种。
在一些实施例中，步骤S72之后，还包括：
S80：于第二电极层33的外表面上形成电极填充层(未图示)，电极填充层覆盖第二电极层33并填充于第二电极层33之间的间隙。
在步骤S80中，电极填充层可以用于相邻的第二电极层33之间的绝缘。
请参考图13，根据一些实施例，本公开还提供了一种半导体器件结构。半导体器件结构包括衬底1，多层由下至上间隔排布的支撑层21，电容孔3以及第一电极层31，电容孔3贯穿多层支撑层21；第一电极层31位于电容孔3内；第一电极层31包括位于电容孔3侧壁的体电极层311及位于电容孔3底部的接触电极层312；体电极层311的厚度小于接触电极层312的厚度。
可以理解，体电极层311及接触电极层312为一体式结构，可以在电容孔3内通过一次性沉积工艺同时形成。
在上述实施例的半导体器件结构中，支撑层21可以用于支撑第一电极层31避免结构坍塌。第一电极层31形成于电容孔3的侧壁上，以增大第一电极层31的表面积，从而增大器件的电容值。第一电极层31包括位于电容孔3侧壁的体电极层311及位于电容孔3底部的接触电极层312，体电极层311的厚度小于接触电极层312的厚度，以保证接触电极层312具有足够的厚度用于减小接触电极层312的接触电阻，增大漏极电流，降低器件写入操作写完数据的恢复时间到预充电命令的延时，实现半导体器件结构的性能优化。
示例地，第一电极层31的材料可以包括但不仅限于多晶硅、氮化钛、碳化钛以及钨中的至少一种。
请参考图12，在一些实施例中，接触电极层312的厚度H1的范围为10nm-20nm，例如，接触电极层312的厚度H1可以为10nm、12nm、14nm、16nm、18nm、或20nm等；体电极层311的厚度H2的范围为5nm-8nm，体电极层311的厚度H2可以为5nm、6nm、7nm或8nm等。在上述厚度范围内的接触电极层312能够进一步减小接触电阻。
在一些实施例中，多层支撑层21包括底部支撑层211、中间支撑层212及顶部支撑层213；底部支撑层211、中间支撑层212及顶部支撑层213由下至上间隔排布。底部支撑层211、中间支撑层212及顶部支撑层213能够平均外界应力，从而更好地为后续结构提供支撑力，以避免结构坍塌。
在一些实施例中，电容孔3的数量为多个；衬底1上形成有多个电容接触结构5；电容孔3位于电容接触结构5上方，且暴露出电容接触结构5，并与电容接触结构5一一对应设置。电容接触结构5能够减小接触电阻。
示例地，电容接触结构5的材料可以为导电材料，例如金属材料或多晶硅等。
在一些实施例中，半导体器件结构还包括电容介质层32以及第二电极层33，电容介质层32覆盖接触电极层312的上表面、体电极层311的内表面及外表面；第二电极层33覆盖电容介质层32的表面。
示例地，电容介质层32的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括氧化锆(ZrOx)、氧化铪(HfOx)、钛锆氧化物(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)中的至少一种。
示例地，第二电极层33与第一电极层31的材料相同或相似，第二电极层33可以包括但不仅限于多晶硅、氮化钛、碳化钛以及钨中的至少一种。
在一些实施例中，半导体器件结构还包括电极填充层(未图示)，电极填充层(未图示)形成于第二电极层33的外表面，电极填充层覆盖第二电极层33并填充于第二电极层33之间的间隙。电极填充层可以用于相邻的第二电极层33之间的绝缘。
上述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。

Claims (10)

1.一种半导体器件结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成叠层结构，所述叠层结构包括由下至上依次交替排布的支撑层及牺牲层，所述叠层结构的顶层为支撑层；
于所述叠层结构内形成电容孔，所述电容孔沿厚度方向贯穿所述叠层结构；
于所述电容孔的侧壁及底部形成第一电极层，所述第一电极层包括位于所述电容孔侧壁的体电极层及位于所述电容孔底部的接触电极层；
去除所述牺牲层；
对所述体电极层进行减薄处理，以使得所述体电极层的厚度小于所述接触电极层的厚度。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述支撑层包括：底部支撑层、中间支撑层及顶部支撑层，所述底部支撑层、所述中间支撑层及所述顶部支撑层由下至上间隔排布；所述牺牲层包括：第一牺牲层及第二牺牲层，所述第一牺牲层位于所述底部支撑层与所述中间支撑层之间，所述第二牺牲层位于所述中间支撑层与所述顶部支撑层之间。
3.根据权利要求2所述的半导体器件结构的制备方法，其特征在于，所述对所述体电极层进行减薄处理，包括：
于所述顶部支撑层及所述中间支撑层内形成释放孔；
基于所述电容孔及所述释放孔采用湿法刻蚀工艺对所述体电极层进行减薄处理。
4.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述电容孔的数量为多个；所述衬底上形成有多个电容接触结构；所述电容孔位于所述电容接触结构上方，且暴露出所述电容接触结构，并与所述电容接触结构一一对应设置。
5.根据权利要求1至4中任一项所述的半导体器件结构的制备方法，其特征在于，对所述体电极层进行减薄处理，以使得所述体电极层的厚度小于所述接触电极层的厚度之后，还包括：
于所述接触电极层的上表面、所述体电极层的内表面及外表面形成电容介质层；
于所述电容介质层的表面形成第二电极层。
6.一种半导体器件结构，其特征在于，包括：
衬底；
多层由下至上间隔排布的支撑层；
电容孔，贯穿多层所述支撑层；
第一电极层，位于所述电容孔内；所述第一电极层包括位于所述电容孔侧壁的体电极层及位于所述电容孔底部的接触电极层；所述体电极层的厚度小于所述接触电极层的厚度。
7.根据权利要求6所述的半导体器件结构，其特征在于，所述接触电极层的厚度为10nm-20nm；所述体电极层的厚度为5nm-8nm。
8.根据权利要求6所述的半导体器件结构，其特征在于，多层所述支撑层包括：底部支撑层、中间支撑层及顶部支撑层；所述底部支撑层、所述中间支撑层及所述顶部支撑层由下至上间隔排布。
9.根据权利要求6所述的半导体器件结构，其特征在于，所述电容孔的数量为多个；所述衬底上形成有多个电容接触结构；所述电容孔位于所述电容接触结构上方，且暴露出所述电容接触结构，并与所述电容接触结构一一对应设置。
10.根据权利要求6至9中任一项所述的半导体器件结构，其特征在于，还包括：
电容介质层，覆盖所述接触电极层的上表面、所述体电极层的内表面及外表面；
第二电极层，覆盖所述电容介质层的表面。
CN202310855171.1A 2023-07-12 2023-07-12 半导体器件结构及其制备方法 Pending CN116669421A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310855171.1A CN116669421A (zh) 2023-07-12 2023-07-12 半导体器件结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310855171.1A CN116669421A (zh) 2023-07-12 2023-07-12 半导体器件结构及其制备方法

Publications (1)

Publication Number Publication Date
CN116669421A true CN116669421A (zh) 2023-08-29

Family

ID=87717271

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310855171.1A Pending CN116669421A (zh) 2023-07-12 2023-07-12 半导体器件结构及其制备方法

Country Status (1)

Country Link
CN (1) CN116669421A (zh)

Similar Documents

Publication Publication Date Title
US7888725B2 (en) Electronic devices including electrode walls with insulating layers thereon
US11139304B2 (en) Manufacturing method of semiconductor memory device
US8866208B2 (en) Semiconductor devices including vertical transistors and methods of fabricating the same
US10418367B2 (en) Method for fabricating air gap adjacent to two sides of bit line
US10475794B1 (en) Semiconductor device and method for fabricating the same
US20100240179A1 (en) Methods of manufacturing capacitor structures and methods of manufacturing semiconductor devices using the same
US9437420B2 (en) Capacitors including amorphous dielectric layers and methods of forming the same
US10424586B2 (en) Memory device including a trench isolation structure between buried word lines and manufacturing method thereof
US10770464B2 (en) Semiconductor device including bit line structure of dynamic random access memory (DRAM) and method for fabricating the same
US7629218B2 (en) Method of manufacturing a capacitor and method of manufacturing a semiconductor device using the same
US20210233767A1 (en) Formation of Stacked Lateral Semiconductor Devices and the Resulting Structures
US20130248997A1 (en) Semiconductor Devices Including Guard Ring Structures
US10147728B1 (en) Semiconductor device and method for fabricating the same
US9953982B1 (en) Semiconductor device and method for fabricating the same
US7235838B2 (en) Semiconductor device substrate with embedded capacitor
CN112786437B (zh) 半导体器件的制造方法
US20220130840A1 (en) Semiconductor structure and semiconductor structure manufacturing method
US20080237681A1 (en) Semiconductor device and manufacturing method thereof
CN116669421A (zh) 半导体器件结构及其制备方法
GB2276980A (en) Semiconductor device stacked capacitor and method of manufacture
US11152370B2 (en) Memory structure having transistors and capacitor and manufacturing method thereof
US10204914B2 (en) Method for fabricating semiconductor device
US11322500B2 (en) Stacked capacitor with horizontal and vertical fin structures and method for making the same
US20220285361A1 (en) Semiconductor structure and manufacturing method thereof
WO2023155339A1 (zh) 一种半导体器件的制造方法、半导体器件及堆叠器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination