CN116667796B - 一种提高参考时钟信号抗干扰的功分放大电路及方法 - Google Patents

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Abstract

本发明公开了一种提高参考时钟信号抗干扰的功分放大电路及方法，包括依次连接的参考时钟、放大器、第一非门，以及均与第一非门的输出端相连的多路参考时钟输出电路。所述参考时钟输出电路由依次连接的第二非门、衰减器、低通滤波器及PLL电路组成；其中，所述第二非门的输入端与所述第一非门的输出端相连。本发明中的参考时钟功分放大电路尤其适用小体积频率源，频率源微波面有10个以上的PLL，参考时钟只能排版于电源控制板上，将参考信号经非门转换成0V信号，能极大的减小控制信号的串扰，并且功耗小，提高了参考时钟的抗干扰能力，解决了PLL高度集成的频率源的杂散抑制问题。

Description

一种提高参考时钟信号抗干扰的功分放大电路及方法
技术领域
本发明属于雷达通信技术领域，具体地说，是涉及一种提高参考时钟信号抗干扰的功分放大电路。
背景技术
频率源是电子系统的基本信号来源，在现代电子技术中，频率源已经成为了电子系统的核心部件，广泛应用于雷达、通信、测控、对抗和导航等领域。随着现代电子技术的发展，电子类设备性能不断提高，功能不断增加，同时也对频率源的集成度方面提出了更高的要求。有的频率源组件集成10多个PLL，无法把参考时钟信号的功分放大电路排版布局于微波面，只能排版布局于电源控制面，对参考时钟信号的功分放大电路的抗干扰能力有很高的要求。
如图1所示，为现有技术的一种参考时钟信号功分放大电路，该电路采用功分前放大，如果功分输出路数多（10路以上），功分损耗功率大，对放大器的输出P1要求高，经功分器1功分后，参考时钟信号很强，排版布局于电源控制板时，信号串扰严重，影响最终频率源的输出杂散抑制。
如图2所示，为现有技术的另一种参考时钟信号功分放大电路，该电路采用功分后的支路路上放大，排版布局于电源控制板时，相对于图1中的参考时钟信号功分放大电路，信号串扰有所减弱，但信号串扰还是比较严重。如果功分输出路数多（10路以上），放大器使用个数多，造成功耗大、成本高。
发明内容
本发明的目的在于提供一种提高参考时钟信号抗干扰的功分放大电路及方法，主要解决传统参考时钟功分放大方案无法兼具的功分放大路数多、抗干扰能力强、低功耗的技术问题。
为实现上述目的，本发明采用的技术方案如下：
一种提高参考时钟信号抗干扰的功分放大电路，包括依次连接的参考时钟、放大器、第一非门，以及均与第一非门的输出端相连的多路参考时钟输出电路；
所述参考时钟输出电路由依次连接的第二非门、衰减器、低通滤波器及PLL电路组成；其中，所述第二非门的输入端与所述第一非门的输出端相连。
进一步地，在本发明中，所述参考时钟与所述放大器之间连接有隔直电容C1。
进一步地，在本发明中，所述放大器与所述第一非门之间连接有隔直电容C2。
进一步地，在本发明中，所述第二非门与所述衰减器之间连接有隔直电容C0。
进一步地，在本发明中，所述第二非门的供电电压为3.3V或5V。
基于上述电路，本发明还提供一种提高参考时钟信号抗干扰的功分放大方法，实现过程如下：
参考时钟信号经过隔直电容C1隔直后，送入放大器，经放大器放大后，参考时钟信号经隔直电容C2隔直，再经第一非门转换成0V信号，0V信号分别经过多路参考时钟输出电路中各自通路中的第二非门后转换成LVTTL电平，再分别经各自通路中的隔直电容隔直后，得到正弦波的参考时钟信号，然后再分别经各自通路中的衰减器将参考时钟信号功率衰减至PLL的参考时钟输入功率范围，再分别经各自通路中的低通滤波器低通滤波后为PLL电路提供参考时钟信号。
与现有技术相比，本发明具有以下有益效果：
（1）本发明中的参考时钟功分放大电路尤其适用小体积频率源，频率源微波面有10个以上的PLL，参考时钟只能排版于电源控制板上，将参考信号经非门转换成0V信号，能极大的减小控制信号的串扰，并且功耗小，提高了参考时钟的抗干扰能力，解决了PLL高度集成的频率源的杂散抑制问题。
（2）本发明利用非门将正弦波的参考时钟信号转换为0V信号，排版于电源控制板上，能极大的减小控制信号的串扰。将0V信号经非门转换成LVTTL信号，减少放大器的使用，减小了模块功耗。实现了体积小、功耗小、低杂散抑制的频率源。
附图说明
图1为现有技术的一种参考时钟信号功分放大电路示意图。
图2为现有技术的另一种参考时钟信号功分放大电路示意图。
图3为本发明-实施例中的参考时钟信号功分放大电路示意图。
具体实施方式
下面结合附图说明和实施例对本发明作进一步说明，本发明的方式包括但不仅限于以下实施例。
如图3所示，本发明公开的一种提高参考时钟信号抗干扰的功分放大电路，包括依次连接的参考时钟、放大器、第一非门，以及均与第一非门的输出端相连的多路参考时钟输出电路；本实施例以4路参考时钟输出电路为例，并将第一非门记为非门1。其中，所述参考时钟与所述放大器之间连接有隔直电容C1。
所述放大器与所述第一非门之间连接有隔直电容C2。
每路所述参考时钟输出电路由依次连接的第二非门、衰减器、低通滤波器及PLL电路组成；其中，所述第二非门的输入端与所述第一非门的输出端相连。对应地，将4路参考时钟输出电路中的第二非门分别记为非门2、非门3、非门4，将4路参考时钟输出电路中的衰减器分别记为衰减器1、衰减器2、衰减器3、衰减器4，将4路参考时钟输出电路中的低通滤波器分别记为低通滤波器1、低通滤波器2、低通滤波器3、低通滤波器4，将4路参考时钟输出电路中的PLL电路记为PLL电路1、PLL电路2、PLL电路3、PLL电路4。
在本实施例中，所述第二非门与所述衰减器之间连接有隔直电容C0，对应于本实施例中的4路参考时钟输出电路时，每路中的隔直电容C0分别记为隔直电容C3、隔直电容C4、隔直电容C5、隔直电容C6。
在非门2、非门3、非门4、非门5的供电电压为3.3V时，电路工作后，参考时钟信号经过隔直电容C1隔直后，放大器放大到15dBm左右，经功率与电平转换后，15dBm的信号折算成电平信号为LVTTL电平，所以15dBm参考时钟信号经隔直电容C2隔直后，再经非门1转换成0V信号，0V信号分别经过非门2、非门3、非门4、非门5转换成LVTTL电平，再分别经隔直电容C3、C4、C5、C6隔直后，得到正弦波14.35dBm的参考时钟信号，然后再分别经衰减器1、衰减器2、衰减器3、衰减器4将参考时钟信号功率衰减至PLL电路的参考时钟输入功率范围，再分别经低通滤波器1、低通滤波器2、低通滤波器3、低通滤波器4低通滤波后分别为PLL电路1、PLL电路2、PLL电路3、PLL电路4提供参考时钟信号。如果想提高参考时钟功分放大输出功率，可以将非门2、非门3、非门4、非门5的供电改为5V，输出TTL电平，输出功率大概在18dBm左右。
通过上述设计，本发明中的参考时钟功分放大电路尤其适用小体积频率源，频率源微波面有10个以上的PLL，参考时钟只能排版于电源控制板上，将参考信号经非门转换成0V信号，能极大的减小控制信号的串扰，并且功耗小，提高了参考时钟的抗干扰能力，解决了PLL高度集成的频率源的杂散抑制问题。因此，与现有技术相比，本发明具有突出的实质性特点和显著的进步。
上述实施例仅为本发明的优选实施方式之一，不应当用于限制本发明的保护范围，但凡在本发明的主体设计思想和精神上作出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内。

Claims (6)

1.一种提高参考时钟信号抗干扰的功分放大电路，其特征在于，包括依次连接的参考时钟、放大器、第一非门，以及均与第一非门的输出端相连的多路参考时钟输出电路；
所述参考时钟输出电路由依次连接的第二非门、衰减器、低通滤波器及PLL电路组成；其中，所述第二非门的输入端与所述第一非门的输出端相连。
2.根据权利要求1所述的一种提高参考时钟信号抗干扰的功分放大电路，其特征在于，所述参考时钟与所述放大器之间连接有隔直电容C1。
3.根据权利要求1所述的一种提高参考时钟信号抗干扰的功分放大电路，其特征在于，所述放大器与所述第一非门之间连接有隔直电容C2。
4.根据权利要求1所述的一种提高参考时钟信号抗干扰的功分放大电路，其特征在于，所述第二非门与所述衰减器之间连接有隔直电容C0。
5.根据权利要求1~4任一项所述的一种提高参考时钟信号抗干扰的功分放大电路，其特征在于，所述第二非门的供电电压为3.3V或5V。
6.一种提高参考时钟信号抗干扰的功分放大方法，其特征在于，采用了如权利要求5所述的一种提高参考时钟信号抗干扰的功分放大电路，实现过程如下：
参考时钟信号经过隔直电容C1隔直后，送入放大器，经放大器放大后，参考时钟信号经隔直电容C2隔直，再经第一非门转换成0V信号，0V信号分别经过多路参考时钟输出电路中各自通路中的第二非门后转换成LVTTL电平，再分别经各自通路中的隔直电容隔直后，得到正弦波的参考时钟信号，然后再分别经各自通路中的衰减器将参考时钟信号功率衰减至PLL的参考时钟输入功率范围，再分别经各自通路中的低通滤波器低通滤波后为PLL电路提供参考时钟信号。
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