CN116666228A - 一种功率芯片混合凸点的结构、制作方法及半导体器件 - Google Patents
一种功率芯片混合凸点的结构、制作方法及半导体器件 Download PDFInfo
- Publication number
- CN116666228A CN116666228A CN202310733481.6A CN202310733481A CN116666228A CN 116666228 A CN116666228 A CN 116666228A CN 202310733481 A CN202310733481 A CN 202310733481A CN 116666228 A CN116666228 A CN 116666228A
- Authority
- CN
- China
- Prior art keywords
- layer
- source electrode
- plating
- manufacturing
- power chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 238000007747 plating Methods 0.000 claims abstract description 50
- 238000003466 welding Methods 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 28
- 229910000679 solder Inorganic materials 0.000 claims abstract description 27
- 238000005253 cladding Methods 0.000 claims abstract description 18
- 238000009713 electroplating Methods 0.000 claims abstract description 17
- 239000000853 adhesive Substances 0.000 claims abstract description 16
- 230000001070 adhesive effect Effects 0.000 claims abstract description 16
- 239000011248 coating agent Substances 0.000 claims abstract description 15
- 238000000576 coating method Methods 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000005520 cutting process Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910052802 copper Inorganic materials 0.000 claims description 35
- 239000010949 copper Substances 0.000 claims description 35
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 34
- 229910052737 gold Inorganic materials 0.000 claims description 23
- 239000010931 gold Substances 0.000 claims description 23
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 238000005476 soldering Methods 0.000 claims description 6
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 claims description 5
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 4
- 230000004907 flux Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 10
- 230000017525 heat dissipation Effects 0.000 abstract description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 20
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 15
- 238000010586 diagram Methods 0.000 description 8
- 238000002844 melting Methods 0.000 description 7
- 229910052763 palladium Inorganic materials 0.000 description 7
- 239000003292 glue Substances 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 229910001096 P alloy Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000005238 degreasing Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- OFNHPGDEEMZPFG-UHFFFAOYSA-N phosphanylidynenickel Chemical compound [P].[Ni] OFNHPGDEEMZPFG-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1143—Manufacturing methods by blanket deposition of the material of the bump connector in solid form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明申请公开了一种功率芯片混合凸点的结构、制作方法及半导体器件，包括源极镀焊层步骤：在晶圆表面涂覆粘接胶并蚀刻后暴露出源极，源极区镀覆一层焊层；金属片电镀步骤：提供一覆层板，在覆层板金属层面贴附感光膜并蚀刻，后暴露出金属层面并在该处镀覆镀层，去除感光膜和覆层板基体，并切割为单一金属片；源极凸点制作步骤：在源极涂覆焊料，将金属片镀层面贴附在焊料上并焊接牢固，完成源极凸点制作；栅极凸点制作步骤：将铜球通过引线键合的方式在栅极上制作凸点，本申请通过采用混合方式分开制作凸点，避免焊接过程中源极和栅极两个区域存在连接短路的风险，导电散热性能好，工艺简单，降本增效。
Description
技术领域
本发明申请属于芯片封装技术领域，尤其涉及一种功率芯片混合凸点的结构、制作方法及半导体器件。
背景技术
扇出型面板级封装(FOPLP)由于其潜在的成本效益和更高的制造效率，吸引了市场的广泛关注，功率芯片是扇出型面板级封装中一大类产品，为了适合面板级封装工艺，目前功率芯片的源极区（Source）和栅极区（Gate）需要制作突出的凸点，目前凸点的材质通常为金或铜，凸点的高度30～80μm左右，凸点的制作工艺通常为引线键合的植球（StudBumping）和晶圆电镀方式的铜柱凸块（Copper Pillar），其中植球工艺是在电极区，通过引线键合的方式一次或多次植球，引线键合需要将一根根金属丝逐一键合在芯片对应区域，键合时间较长，特别是对于源极区需要制作很多凸点，效率低，而且若使用铜线多次键合，容易造成弹坑现象，影响产品的性能；通过晶圆电镀铜柱凸块制作功率芯片凸点工艺，需要价格昂贵的溅射、电镀和曝光显影设备，其使用的光刻胶也是价格高的耗材并且通常需要涂敷100μm左右的厚度，铜柱凸块的制作是通过电镀实现的，从成本和效率产能方面考虑，其应用受到一定的限制。
功率芯片另一种封装方式是铜片夹扣键合（Clip Bonding），通过在栅极区和源极区域制作可焊性镀层，然后涂敷锡膏和压载特定铜片或铜桥的方式，完成功能区域的电导通结构，铜片夹扣键合封装对提升器件的电流承载能力，降低器件的导通电阻有很大的优势，但其关键材料焊接铜片或铜桥的结构设计比较复杂，需要特定的封装设备，成本较高，不适合扇出型面板的封装工艺。
为了解决目前在扇出型面板级封装过程中，功率芯片凸点制作的上述局限性，本发明提供一种基于效率、成本、性能更具优势的功率芯片混合凸点的结构、制作方法及半导体器件。
发明内容
为解决上述现有技术中的问题，本发明申请提供了一种功率芯片混合凸点的结构、制作方法及半导体器件。
为实现上述目的，本发明申请提出的一种功率芯片混合凸点的制作方法，包括以下步骤：
源极镀焊层步骤：在晶圆表面涂覆粘接胶并蚀刻后暴露出源极，源极区镀覆一层焊层；
金属片电镀步骤：提供一覆层板，在覆层板金属层面贴附感光膜并蚀刻，后暴露出金属层面并在该处镀覆镀层，去除感光膜和覆层板基体，并切割为单一金属片；
源极凸点制作步骤：在源极涂覆焊料，将金属片镀层面贴附在焊料上并焊接牢固，完成源极凸点制作；
栅极凸点制作步骤：将铜球通过引线键合的方式在栅极上制作凸点。
进一步，所述源极镀焊层步骤中，涂覆的粘接胶厚度为50～100μm，粘接胶为蓝胶。
进一步，所述源极镀焊层步骤中，源极通过化镍金或化镍钯金的方式镀覆焊层。
进一步，所述金属片电镀步骤中，覆层板的金属层面厚度为10～30μm，覆层板为覆铜板。
进一步，所述金属片电镀步骤中，镀层尺寸与芯片源极尺寸相匹配，镀层为厚度范围5～20μm的锡层，镀层镀覆后与覆层板的金属层面固定为一个整体。
一种功率芯片混合凸点的结构，包括晶圆，所述晶圆上有源极和栅极区域，还包括：
焊层，所述焊层镀覆在源极上；
金属片，所述金属片包括镀层和金属层面，通过焊料将金属片的镀层面焊接在焊层上，以完成源极凸点制作；
铜球，所述铜球通过引线键合在栅极上，以完成栅极凸点制作。
进一步，所述焊层是通过化镍金或化镍钯金的方式镀覆在源极上。
进一步，所述金属片是通过在覆铜板上镀覆锡后剥离基体形成的镀锡铜片。
进一步，所述金属层面的厚度为10～30μm，所述镀层为厚度范围5～20μm的锡层。
一种半导体器件，包括上述的功率芯片混合凸点的结构。
本发明申请：源极采用焊层（镍金/镍钯金）加镀锡铜片的方式制作凸点，源极区域导通面积大，可以充分导电散热，能充分发挥功率芯片的性能，而栅极通过引线将铜球键合在对应区域，完成凸点制作，采用混合方式分开制作凸点，避免焊接过程中两个区域存在连接短路的风险，降本增效。
附图说明
图1为本发明申请一种功率芯片混合凸点的制作方法的源极镀焊层步骤中涂粘接胶并蚀刻的示意图；
图2为本发明申请一种功率芯片混合凸点的制作方法的源极镀焊层步骤中镀覆焊层的示意图；
图3为本发明申请一种功率芯片混合凸点的制作方法的源极镀焊层步骤中去除粘接胶的示意图；
图4为本发明申请一种功率芯片混合凸点的制作方法的金属片电镀步骤中涂感光膜并蚀刻的示意图；
图5为本发明申请一种功率芯片混合凸点的制作方法的金属片电镀步骤中镀覆镀层的示意图；
图6为本发明申请一种功率芯片混合凸点的制作方法的金属片电镀步骤中去除感光膜和覆层板基体的示意图；
图7为本发明申请一种功率芯片混合凸点的制作方法的金属片电镀步骤中切割为金属片单元的示意图；
图8为本发明申请一种功率芯片混合凸点的制作方法的源极凸点制作步骤中焊接金属片的示意图；
图9为本发明申请一种功率芯片混合凸点的制作方法的栅极凸点制作步骤的示意图；
图10为本发明申请一种功率芯片混合凸点的结构的截面图。
图中标记说明：晶圆1、粘接胶2、焊层3、覆层板4、金属层面5、镀层6、金属片7、铜球8、源极9、栅极10。
具体实施方式
为了更好地了解本发明申请的目的、结构及功能，下面结合附图1-10，对本发明申请提出的一种功率芯片混合凸点的结构、制作方法及半导体器件，做进一步详细的描述。
本发明申请一种功率芯片混合凸点的制作方法，包括以下步骤：
源极9镀焊层3步骤：在晶圆1表面涂覆粘接胶2并蚀刻后暴露出源极，源极9区镀覆一层焊层3；
金属片7电镀步骤：提供一覆层板4，在覆层板4金属层面5贴附感光膜并蚀刻，后暴露出金属层面5并在该处镀覆镀层6，去除感光膜和覆层板4的基体，并切割为单一金属片7；
源极9凸点制作步骤：在源极9涂覆焊料，将金属片7镀层6面贴附在焊料上并焊接牢固，完成源极9凸点制作；
栅极10凸点制作步骤：将铜球8通过引线键合的方式在栅极10上制作凸点。
请参阅附图1-附图3和源极9镀焊层3步骤，其具体包括以下流程步骤：
S1：提供一原料晶圆1；
S2：在晶圆1的源极9和栅极10区域涂覆粘接胶2；
S3：蚀刻粘接胶2，暴露出源极9，其他区域由粘接胶2保护；
S4：在暴露的源极9上镀覆焊层3；
S5：去除粘接胶2并清洗干净。
其中，粘接胶2为厚度50～100μm的耐酸碱可剥UV蓝胶，本申请以厚度为70μm为例，蚀刻后通过化镍金或化镍钯金工艺在源极9区域形成一层厚度3μm左右的可焊性的焊层3，焊层3与晶圆1的源极9区域的金属焊接牢固，化镍金和化镍钯金都为本领域常用的技术手段，化镍金又称化镍金、沉镍金或者无电镍金，是通过化学反应在铜的表面置换钯再在钯核的基础上化学镀上一层镍磷合金层，然后再通过置换反应在镍的表面镀上一层金；化镍钯金，化镍钯金采用化学的方法，在铜层的表面沉上一层镍、钯和金，是一种非选择性的表面加工工艺，其主要工艺流程是除油—微蚀—预浸—活化—沉镍—沉钯—沉金—烘干，每个环节之间都会有多级水洗进行处理，本申请以镍金为例，晶圆1的化镍金或化镍钯金可焊性焊层目前可大批量生产，每次可以制作超过50片的晶圆1，生产效率高，批量生产更具有成本优势，由于源极9区域的面积大，其晶圆1化镍金的覆盖面积要求不需要非常严格，不需要光刻胶及曝光、显影设备，用印刷UV蓝胶的方式保护非化镀区域即可，节约成本。
请参阅附图4-附图7和金属片7电镀步骤，其具体包括以下流程步骤：
S1：提供一覆层板4；
S2：在覆层板4的金属层面5涂覆感光膜；
S3：曝光、显影和蚀刻感光膜，以暴露出金属层面5；
S4：在暴露的金属层面5镀覆镀层6，镀层6与金属层面5连接牢固，形成金属片7；
S5：去除感光膜，并剥离去除覆层板4基体，暴露金属层面5；
S6：将金属片7的底部贴在切割膜上并切割为单元。
其中，覆层板4可以为覆铜板，其金属层面5厚度为10～30μm，本申请中镀层6为厚度范围5～20μm的锡层，锡层和铜层的厚度均可以根据需求灵活选择，本申请以12μm为例，镀层6尺寸与芯片源极9尺寸相匹配，剥离基体后，形成镀锡铜片，其尺寸可以根据源极9的设计需求灵活定制，切割时，切割尺寸公差要求低，通常比源极9尺寸小即可，对设备精度要求不高，工艺简单。
请参阅附图8和源极9凸点制作步骤，其具体包括以下流程步骤：
S1：在焊层3上涂覆焊料；
S2：将切割后的金属片7单元取下，镀层6朝向焊层3对应贴附；
S3：通过回流焊使用焊料将镀层6焊接在焊层3上，形成源极9凸点。
其中，只在源极9区域制作焊层3，能充分发挥功率芯片的性能，源极9采用焊层3（镍金/镍钯金）加镀锡铜片的方式制作凸点，源极9区域导通面积大，可以充分导电散热。
请参阅附图9和栅极10凸点制作步骤，将完成源极9回流焊接的晶圆1清洗干净后，通过引线键合的方式，将铜球8凸点通过金属铜线键合在对应区域，在栅极10区域制作所需高度的凸点，最终完成功率芯片的栅极10和源极9的凸点导通结构制作，采用混合方式分开制作凸点，避免焊接过程中两个区域存在连接短路的风险，降本增效。
制作凸点后可以进行后续的树脂包封、研磨、重布线等封装工艺流程，最终完成面板级封装的功率芯片的封装生产。
请参阅附图10，本发明申请一种功率芯片混合凸点的结构，包括晶圆1，晶圆1上有源极9和栅极10区域，还包括：
焊层3，焊层3镀覆在源极9上，焊层3是通过化镍金或化镍钯金的方式镀覆在源极9上；
金属片7，金属片7包括镀层6和金属层面5，通过焊料将金属片7的镀层6面焊接在焊层3上，以完成源极9凸点制作，金属片7是通过在覆铜板上镀覆锡后剥离基体形成的镀锡铜片，金属层面5的厚度为10～30μm，镀层6为厚度范围5～20μm的锡层；
铜球8，铜球8通过引线键合在栅极10上，以完成栅极10凸点制作。
一种半导体器件，包括上述的功率芯片混合凸点的结构。
本申请，只在源极9区域制作焊层3，能充分发挥功率芯片的性能，源极9采用焊层3（镍金/镍钯金）加镀锡铜片的方式制作凸点，源极9区域导通面积大，可以充分导电散热，而栅极10通过引线将铜球8键合在对应区域，完成凸点制作，采用混合方式分开制作凸点，避免焊接过程中两个区域存在连接短路的风险，降本增效。
可以理解，本发明申请是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明申请的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明申请的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明申请的精神和范围。因此，本发明申请不受此处所公开的具体实施例的限制，所有落入本发明申请的权利要求范围内的实施例都属于本发明申请所保护的范围内。
Claims (10)
1.一种功率芯片混合凸点的制作方法，其特征在于，包括以下步骤：
源极镀焊层步骤：在晶圆表面涂覆粘接胶并蚀刻后暴露出源极，源极区镀覆一层焊层；
金属片电镀步骤：提供一覆层板，在覆层板金属层面贴附感光膜并蚀刻，后暴露出金属层面并在该处镀覆镀层，去除感光膜和覆层板基体，并切割为单一金属片；
源极凸点制作步骤：在源极涂覆焊料，将金属片镀层面贴附在焊料上并焊接牢固，完成源极凸点制作；
栅极凸点制作步骤：将铜球通过引线键合的方式在栅极上制作凸点。
2.根据权利要求1所述的功率芯片混合凸点的制作方法，其特征在于，所述源极镀焊层步骤中，涂覆的粘接胶厚度为50～100μm，粘接胶为蓝胶。
3.根据权利要求2所述的功率芯片混合凸点的制作方法，其特征在于，所述源极镀焊层步骤中，源极通过化镍金或化镍钯金的方式镀覆焊层。
4.根据权利要求3所述的功率芯片混合凸点的制作方法，其特征在于，所述金属片电镀步骤中，覆层板的金属层面厚度为10～30μm，覆层板为覆铜板。
5.根据权利要求4所述的功率芯片混合凸点的制作方法，其特征在于，所述金属片电镀步骤中，镀层尺寸与芯片源极尺寸相匹配，镀层为厚度范围5～20μm的锡层，镀层镀覆后与覆层板的金属层面固定为一个整体。
6.一种功率芯片混合凸点的结构，包括晶圆，所述晶圆上有源极和栅极区域，其特征在于，还包括：
焊层，所述焊层镀覆在源极上；
金属片，所述金属片包括镀层和金属层面，通过焊料将金属片的镀层面焊接在焊层上，以完成源极凸点制作；
铜球，所述铜球通过引线键合在栅极上，以完成栅极凸点制作。
7.根据权利要求6所述的功率芯片混合凸点的结构，其特征在于，所述焊层是通过化镍金或化镍钯金的方式镀覆在源极上。
8.根据权利要求7所述的功率芯片混合凸点的结构，其特征在于，所述金属片是通过在覆铜板上镀覆锡后剥离基体形成的镀锡铜片。
9.根据权利要求8所述的功率芯片混合凸点的结构，其特征在于，所述金属层面的厚度为10～30μm，所述镀层为厚度范围5～20μm的锡层。
10.一种半导体器件，其特征在于，包括权利要求6所述的功率芯片混合凸点的结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310733481.6A CN116666228A (zh) | 2023-06-20 | 2023-06-20 | 一种功率芯片混合凸点的结构、制作方法及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310733481.6A CN116666228A (zh) | 2023-06-20 | 2023-06-20 | 一种功率芯片混合凸点的结构、制作方法及半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116666228A true CN116666228A (zh) | 2023-08-29 |
Family
ID=87709641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310733481.6A Pending CN116666228A (zh) | 2023-06-20 | 2023-06-20 | 一种功率芯片混合凸点的结构、制作方法及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116666228A (zh) |
-
2023
- 2023-06-20 CN CN202310733481.6A patent/CN116666228A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940001149B1 (ko) | 반도체 장치의 칩 본딩 방법 | |
| JP5113346B2 (ja) | 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法 | |
| US6350386B1 (en) | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly | |
| US6492252B1 (en) | Method of connecting a bumped conductive trace to a semiconductor chip | |
| EP0382080B1 (en) | Bump structure for reflow bonding of IC devices | |
| US6576539B1 (en) | Semiconductor chip assembly with interlocked conductive trace | |
| TWI275144B (en) | Method of manufacturing semiconductor device | |
| US6562657B1 (en) | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint | |
| US6660626B1 (en) | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint | |
| US20100297827A1 (en) | Method for manufacturing semiconductor device | |
| KR20110081813A (ko) | 리드 프레임 기판과 그 제조 방법 및 반도체 장치 | |
| US6716675B2 (en) | Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame | |
| JPH01235170A (ja) | マイクロ入出力ピンおよびその製造方法 | |
| US6667229B1 (en) | Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip | |
| JPH07201864A (ja) | 突起電極形成方法 | |
| JP2004363573A (ja) | 半導体チップ実装体およびその製造方法 | |
| JP3156417B2 (ja) | 半導体素子の電極形成方法 | |
| US6537851B1 (en) | Method of connecting a bumped compliant conductive trace to a semiconductor chip | |
| CN116666228A (zh) | 一种功率芯片混合凸点的结构、制作方法及半导体器件 | |
| JP3279470B2 (ja) | 半導体装置およびその製造方法 | |
| CN210325784U (zh) | 一种dfn器件的封装结构及无引线框架载体 | |
| JP2000349111A (ja) | はんだ接合用電極 | |
| JPH09186161A (ja) | 半導体装置のはんだバンプ形成方法 | |
| JPH06177315A (ja) | 多層リードフレーム | |
| JP2005268442A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |