CN116632052A - 一种沟槽栅igbt器件及其制备方法 - Google Patents

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Abstract

本发明提供一种沟槽栅IGBT器件及其制备方法，该沟槽栅IGBT器件的制备方法包括以下步骤：提供一包括缓冲层及漂移区的半导体结构；于漂移区中形成多个第一、二沟槽，并形成栅介质层；形成覆盖栅介质层的导电材料层，且第一沟槽沿X方向的尺寸大于导电材料层与栅介质层厚度之和的2倍，以得到间隙；基于间隙刻蚀导电材料层，以得到第一、二栅导电层，并形成掺杂区及基区；形成填充间隙的隔离层，并形成发射区；形成层间介质层，并形成第一、二接触孔，第一接触孔贯穿发射区，至少一第二接触孔位于相邻两个第二栅导电层之间且底面显露出基区。本发明通过以第一、二栅导电层为掩膜同步形成基区与掺杂区，提升器件性能的同时简化了工艺。

Description

一种沟槽栅IGBT器件及其制备方法
技术领域
本发明属于集成电路制造领域，涉及一种沟槽栅IGBT器件及其制备方法。
背景技术
沟槽栅IGBT器件由于沟槽栅的设置，消除了器件中结型场效应管(Junction GateField-effect Transistor，JEFT)区域，具有元胞紧凑和通态压降小的特点，可以实现更大的电流密度，因此被广泛的应用。
如图1所示，为沟槽栅IGBT器件的部分剖面结构示意图，包括半导体结构01、缓冲层011、漂移区012、基区0121、发射区0122、接触区0123、第一沟槽013、第二沟槽014、栅介质层015、载流子存储层016、第一栅导电层02、第二栅导电层021、层间介质层03、接触孔031及发射极04。沟槽内的多晶硅(Poly)只能连接一种电极，即与器件的栅极(Gate)或者发射极(Emitter)形成电连接，沟道在沟槽与设有N+发射区的P型基区邻接侧(沟槽的左侧)处，器件导通时，电子从接触孔(Contact)，N+发射区流入，通过沟道进入漂移区。但是该结构的沟槽底部及右侧并未被有效利用，器件的米勒电容相对较大，导致器件的抗干扰能力较差，开通损耗较大，且器件的击穿电压也相对较低。
因此，急需寻找一种提升器件的击穿电压的同时提升器件抗干扰能力的沟槽栅IGBT器件的制备方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽栅IGBT器件及其制备方法，用于解决现有技术中沟槽栅IGBT器件的击穿电压相对较低且抗干扰能力较差的问题。
为实现上述目的及其他相关目的，本发明提供了一种沟槽栅IGBT器件的制备方法，包括以下步骤：
提供一包括依次层叠的第一导电类型缓冲层及第一导电类型漂移区的半导体结构；
于所述漂移区的上表层形成多个间隔设置的第一沟槽及第二沟槽，至少两个所述第二沟槽位于相邻两个所述第一沟槽的第一内壁之间，并形成覆盖所述第一沟槽与所述第二沟槽内壁及底面的栅介质层；
形成覆盖所述栅介质层显露表面的导电材料层，且所述第一沟槽沿X方向的尺寸大于所述导电材料层与所述栅介质层厚度之和的2倍，以得到位于所述第一沟槽中的间隙；
基于所述间隙刻蚀所述导电材料层，以得到覆盖所述第一沟槽的第二内壁的第一栅导电层及覆盖所述第一内壁和所述第二沟槽内壁的第二栅导电层，并形成位于所述第一沟槽中所述间隙下方的第二导电类型掺杂区及位于所述漂移区上表层的第二导电类型基区，所述基区的底面高于所述第一沟槽及所述第二沟槽的底面；
形成填充所述间隙的隔离层，并于近邻两个所述第二内壁之间的所述基区上表层形成第一导电类型发射区；
形成覆盖所述基区及所述第一栅导电层和所述第二栅导电层上表面的层间介质层，并形成贯穿所述层间介质层的第一接触孔及第二接触孔，所述第一接触孔贯穿所述发射区且与所述第二内壁间隔预设距离，至少一所述第二接触孔位于相邻两个所述第二栅导电层之间且底面显露出所述基区。
可选地，形成所述第一沟槽与所述第二沟槽之前，还包括形成位于所述漂移区上表层的第一导电类型载流子存储层的步骤，所述载流子存储层的底面高于所述第一沟槽及所述第二沟槽的底面，所述基区位于所述载流子存储层的上表层。
可选地，所述第一内壁为所述第一沟槽靠近所述第二沟槽的内壁，所述第二内壁为所述第一沟槽远离所述第二沟槽的内壁。
可选地，基于所述间隙刻蚀所述导电材料层的方法包括各向异性刻蚀、各向同性刻蚀。
可选地，所述第一栅导电层与所述栅介质层的厚度之和的范围为所述第一沟槽沿X方向开口尺寸的35％～45％；位于所述第一沟槽中的所述第二栅导电层与所述栅介质层的厚度之和的范围为所述第一沟槽沿X方向开口尺寸的35％～45％。
可选地，位于所述第二沟槽中的所述第二栅导电层分别覆盖所述第二沟槽沿X方向相对侧的内壁，且覆盖所述第二沟槽沿X方向相对侧内壁的所述第二栅导电层之间也形成有所述间隙，所述隔离层填充所述间隙。
可选地，位于所述第二沟槽中的所述第二栅导电层填充所述第二沟槽。
可选地，形成所述掺杂区的方法包括离子注入。
可选地，形成所述掺杂区的离子注入角度范围为-30°～+30°。
可选地，形成所述第一接触孔及所述第二接触孔之后，还包括形成第二导电类型接触区、发射极、栅极、第二导电类型集电区及集电极的步骤，所述接触区包裹所述第一接触孔和所述第二接触孔底部，所述发射极填充所述第一接触孔和所述第二接触孔并与所述第二栅导电层电连接，所述栅极与所述第一栅导电层电连接，所述集电区位于所述缓冲层的底层，所述集电极与所述集电区电连接。
本发明还提供了一种沟槽栅IGBT器件，所述沟槽栅IGBT器件是采用上述所述的沟槽栅IGBT器件的制备方法制作得到。
如上所述，本发明的沟槽栅IGBT及其制备方法通过控制形成的所述导电材料层的厚度，使所述导电材料层与所述栅介质层的厚度之和小于所述第一沟槽沿X方向的开口尺寸一半，继而使所述第一沟槽中形成预设尺寸的所述间隙，基于所述间隙刻蚀所述导电材料层，以得到覆盖所述第二内壁并与所述栅极电连接的所述第一栅导电层及覆盖所述第一内壁和所述第二沟槽内壁并与所述发射极电连接的所述第二栅导电层，降低了所述集电极与所述栅极之间的寄生电容Cgc，提高了器件的抗干扰能力；以所述第一栅导电层及所述第二栅导电层作为掩膜，同步形成所述基区与所述掺杂区，提高了器件的击穿电压，同时简化了器件的制作工艺，节省了制作成本；通过于相邻两个覆盖所述第一内壁的所述第二栅导电层之间设置多个所述第二栅导电层，进一步减小了器件的密勒电容，降低器件的开通损耗。此外，通过形成所述第二接触孔以将所述发射极与所述基区电连接，使器件的元胞中形成额外的空穴通道，减小了流经所述发射区下方的所述基区中空穴数量，缓解了器件的闩锁效应，提高了器件性能，具有高度产业利用价值。
附图说明
图1显示为沟槽栅IGBT器件的部分剖面结构示意图。
图2显示为本发明的沟槽栅IGBT器件的制备方法的工艺流程图。
图3显示为本发明的沟槽栅IGBT器件的制备方法的半导体结构的剖面结构示意图。
图4显示为本发明的沟槽栅IGBT器件的制备方法的形成载流子存储层后的剖面结构示意图。
图5显示为本发明的沟槽栅IGBT器件的制备方法的形成第一沟槽及第二沟槽后的剖面结构示意图。
图6显示为本发明的沟槽栅IGBT器件的制备方法的形成栅介质层后的剖面结构示意图。
图7显示为本发明的沟槽栅IGBT器件的制备方法的形成导电材料层后的剖面结构示意图。
图8显示为本发明的沟槽栅IGBT器件的制备方法的形成第一栅导电层及第二栅导电层后的剖面结构示意图。
图9显示为本发明的沟槽栅IGBT器件的制备方法的形成基区及掺杂区后的剖面结构示意图。
图10显示为本发明的沟槽栅IGBT器件的制备方法的形成发射区后的剖面结构示意图。
图11显示为本发明的沟槽栅IGBT器件的制备方法的形成第一接触孔与第二接触孔后的剖面结构示意图。
图12显示为本发明的沟槽栅IGBT器件的制备方法的形成接触区后的剖面结构示意图。
图13显示为本发明的沟槽栅IGBT器件的制备方法的形成发射极后的剖面结构示意图。
附图标号说明
01 半导体结构
011 缓冲层
012 漂移区
0121 基区
0122 发射区
0123 接触区
013 第一沟槽
014 第二沟槽
015 栅介质层
016 载流子存储层
02 第一栅导电层
021 第二栅导电层
03 层间介质层
031 接触孔
04 发射极
1 半导体结构
11 缓冲层
12 漂移区
121 基区
122 发射区
123 接触区
13 第一沟槽
131 第一内壁
132 第二内壁
14 第二沟槽
15 栅介质层
16 载流子存储层
17 间隙
18 掺杂区
2 第一栅导电层
20 导电材料层
21 第二栅导电层
22 隔离层
3 层间介质层
31 第一接触孔
32 第二接触孔
4 发射极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种沟槽栅IGBT器件的制备方法，如图2所示，为所述沟槽栅IGBT器件的制备方法的工艺流程图，包括以下步骤：
S1：提供一包括依次层叠的第一导电类型缓冲层及第一导电类型漂移区的半导体结构；
S2：于所述漂移区的上表层形成多个间隔设置的第一沟槽及第二沟槽，至少两个所述第二沟槽位于相邻两个所述第一沟槽的第一内壁之间，并形成覆盖所述第一沟槽与所述第二沟槽内壁及底面的栅介质层；
S3：形成覆盖所述栅介质层显露表面的导电材料层，且所述第一沟槽沿X方向的尺寸大于所述导电材料层与所述栅介质层厚度之和的2倍，以得到位于所述第一沟槽中的间隙；
S4：基于所述间隙刻蚀所述导电材料层，以得到覆盖所述第一沟槽的第二内壁的第一栅导电层及覆盖所述第一内壁和所述第二沟槽内壁的第二栅导电层，并形成位于所述第一沟槽中所述间隙下方的第二导电类型掺杂区及位于所述漂移区上表层的第二导电类型基区，所述基区的底面高于所述第一沟槽及所述第二沟槽的底面；
S5：形成填充所述间隙的隔离层，并于近邻两个所述第二内壁之间的所述基区上表层形成第一导电类型发射区；
S6：形成覆盖所述基区及所述第一栅导电层和所述第二栅导电层上表面的层间介质层，并形成贯穿所述层间介质层的第一接触孔及第二接触孔，所述第一接触孔贯穿所述发射区且与所述第二内壁间隔预设距离，至少一所述第二接触孔位于相邻两个所述第二栅导电层之间且底面显露出所述基区。
请参阅图3至图6，执行所述步骤S1及所述步骤S2：提供一包括依次层叠的第一导电类型缓冲层11及第一导电类型漂移区12的半导体结构1；于所述漂移区12的上表层形成多个间隔设置的第一沟槽13及第二沟槽14，至少两个所述第二沟槽14位于相邻两个所述第一沟槽13的第一内壁131之间，并形成覆盖所述第一沟槽13与所述第二沟槽14内壁及底面的栅介质层15。
具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
具体的，如图3所示，为所述半导体结构1的剖面结构示意图，在保证器件性能的情况下，所述半导体结构1的厚度、形状及尺寸可以根据实际情况进行选择，这里不再限制。
具体的，所述缓冲层11的掺杂浓度高于所述漂移区12掺杂浓度，在保证器件性能及所述缓冲层11的掺杂浓度高于所述漂移区12的掺杂浓度的情况下，所述缓冲层11的掺杂浓度可以根据实际情况进行选择，这里不再限制；所述漂移区12的掺杂浓度可以根据实际情况进行选择，这里不再限制。
作为示例，形成所述第一沟槽13与所述第二沟槽14之前，还包括形成位于所述漂移区12上表层的第一导电类型载流子存储层16的步骤，所述载流子存储层16的底面高于所述第一沟槽13及所述第二沟槽14的底面。
具体的，如图4所示，为形成所述载流子存储层16后的剖面结构示意图，形成所述载流子存储层16的方法包括离子注入或者其他适合的方法。本实施例中，通过对所述半导体结构1的进行离子注入，以得到位于所述漂移区12上表层的所述载流子存储层16，并对进行离子注入后的所述半导体结构1进行高温热过程推阱，以使掺杂离子均匀分布于所述半导体结构1的上表层。
具体的，所述载流子存储层16的掺杂浓度高于所述漂移区12的掺杂浓度。
具体的，如图5所示，为形成所述第一沟槽13及所述第二沟槽14后的剖面结构示意图，形成所述第一沟槽13的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第二沟槽14的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
作为示例，所述第一内壁131为所述第一沟槽13靠近所述第二沟槽14的内壁，所述第二内壁132为所述第一沟槽13远离所述第二沟槽14的内壁，即在相邻两个所述第一沟槽13中，且该相邻两个所述第一沟槽13之间未设置所述第二沟槽14，所述第一内壁131为该相邻两个所述第一沟槽13相互靠近的内壁，所述第二内壁132为该相邻两个所述第一沟槽13相互背离的内壁。
具体的，如图6所示，为形成所述栅介质层15后的剖面结构示意图，形成所述栅介质层15的方法包括化学气相沉积、物理气相沉积、热氧化或者其他适合的方法。
具体的，所述栅介质层15的材质包括氧化硅、氮化硅或者其他适合的介电材料。
再请参阅图7至图9，执行所述步骤S3及所述步骤S4：形成覆盖所述栅介质层15显露表面的导电材料层20，且所述第一沟槽13沿X方向的尺寸大于所述导电材料层20与所述栅介质层15厚度之和的2倍，以得到位于所述第一沟槽13中的间隙17；基于所述间隙17刻蚀所述导电材料层20，以得到覆盖所述第一沟槽13的第二内壁132的第一栅导电层2及覆盖所述第一内壁131和所述第二沟槽14内壁的第二栅导电层21，并形成位于所述第一沟槽13中所述间隙17下方的第二导电类型掺杂区18及位于所述漂移区12上表层的第二导电类型基区121，所述基区121的底面高于所述第一沟槽13及所述第二沟槽14的底面。
具体的，如图7所示，为形成所述导电材料层20后的剖面结构示意图，形成所述导电材料层20的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
作为示例，基于所述间隙17刻蚀所述导电材料层20的方法包括各向异性刻蚀、各向同性刻蚀或者其他适合的方法。本实施例中，采用各向异性刻蚀与各向同性刻蚀组合的方式刻蚀所述导电材料层20，以去除所述间隙17正下方及位于所述半导体结构1上方的所述栅介质层15上表面的所述导电材料层20，并刻断位于所述第一沟槽13端点处的所述导电材料层20，以实现覆盖所述第一内壁131与覆盖所述第二内壁132的所述导电材料层20之间的隔离，继而得到相互分离的所述第一栅导电层2与所述第二栅导电层21，同时刻蚀的过程中，可以通过刻蚀参数的调整，改变刻蚀的类型，继而可以调整所述间隙17沿X方向的尺寸。
作为示例，如图8所示，为形成所述第一栅导电层2与所述第二栅导电层21后的剖面结构示意图，所述第一栅导电层2与所述栅介质层15的厚度之和的范围为所述第一沟槽13沿X方向开口尺寸的35％～45％；位于所述第一沟槽13中的所述第二栅导电层21与所述栅介质层15的厚度之和的范围为所述第一沟槽13沿X方向开口尺寸的35％～45％。
作为示例，位于所述第二沟槽14中的所述第二栅导电层132分别覆盖所述第二沟槽14沿X方向相对侧的内壁，且覆盖所述第二沟槽14沿X方向相对侧内壁的所述第二栅导电层14之间也形成有所述间隙17，所述隔离层(参见后续图10)填充所述间隙17。
具体的，当所述第二沟槽14中形成有所述间隙17时，所述第二沟槽14沿X方向的尺寸大于所述导电材料层20与所述栅介质层15的厚度之和的2倍。
作为示例，位于所述第二沟槽14中的所述第二栅导电层21填充所述第二沟槽14，即所述第二沟槽14中未形成所述间隙17，所述第二沟槽14沿X方向的开口尺寸小于所述第一沟槽13沿X方向的开口尺寸，所述第二沟槽14沿X方向的开口尺寸小于所述导电材料层20与所述栅介质层15的厚度之和的2倍。
作为示例，如图9所示，为形成所述基区121及所述掺杂区18后的剖面结构示意图，形成所述掺杂区18的方法包括离子注入或者其他适合的方法。
具体的，形成所述基区121的方法包括离子注入或者其他适合的方法。本实施例中，于形成所述第一栅导电层2及所述第二栅导电层21之后，直接采用离子注入的方法向所述载流子存储区16的上表层及所述间隙下方的所述漂移区12中注入硼离子，然后进行高温热过程推阱，继而同步形成所述基区121及所述掺杂区18，且推阱后的所述掺杂区18包裹所述第一沟槽13的底部，即在对掺杂后的进行高温推阱的过程中，使所述掺杂区18中的掺杂离子均匀扩散到所述第一沟槽13的底部区域，继而使所述掺杂区18包裹所述第一沟槽13的底部。
具体的，通过同步形成所述基区121与所述掺杂区18，且以所述第一栅导电层2及所述第二栅导电层21作为形成所述基区121与所述掺杂区18的掩膜，简化了制作工艺，降低了制作成本。
具体的，当所述第二沟槽14也形成有所述间隙17时，在离子注入后所述第二沟槽14的底部也会形成所述掺杂区18，进行高温推阱的过程中，所述第二沟槽14底部的所述掺杂区18也会进行扩散，并包裹所述第二沟槽14的底部。
作为示例，形成所述掺杂区18的离子注入角度范围为-30°～+30°。
具体的，在保证器件性能及所述载流子存储层16的上表层形成预设浓度的所述基区121的情况下，采用离子注入形成所述掺杂区18的过程中，形成所述掺杂区18的离子注入能量、离子注入剂量及离子注入时间可以根据实际情况进行选择，这里不再限制。
具体的，通过调整所述间隙17沿X方向的尺寸、离子注入的剂量与能量、离子注入的角度及离子注入的时间，可以调控形成的所述掺杂区18的掺杂粒子数量。本实施例中，通过调整刻蚀工艺来调整合适的所述间隙17尺寸，并调整离子注入的剂量、能量、角度及时间，以使所述掺杂区18中硼离子达到预设的数量范围。
请参阅图10至图13，执行所述步骤S5及所述步骤S6：形成填充所述间隙17的隔离层22，并于近邻两个所述第二内壁132之间的所述基区121上表层形成第一导电类型发射区122；形成覆盖所述基区121及所述第一栅导电层2和所述第二栅导电层21上表面的层间介质层3，并形成贯穿所述层间介质层3的第一接触孔31及第二接触孔32，所述第一接触孔31贯穿所述发射区122且与所述第二内壁132间隔预设距离，至少一所述第二接触孔32位于相邻两个所述第二栅导电层21之间且底面显露出所述基区121。
具体的，形成所述隔离层22的方法包括热氧化或者其他适合的方法。本实施例中，采用热氧化法形成填充所述间隙17的所述隔离层22。
具体的，形成的所述隔离层22还覆盖所述基区121上表面、所述第一栅导电层2及所述第二栅导电层21的显露上表面。
具体的，形成所述隔离层22之后，形成所述发射区122之前，还包括去除覆盖所述基区121上表面、所述第一栅导电层2及所述第二栅导电层21的显露上表面的所述隔离层22的步骤。
具体的，如图10所示，为形成所述发射区122后的剖面结构示意图，形成所述发射区122的方法包括离子注入或者其他适合的方法。本实施例中，基于形成所述发射区122的掩膜，对相邻两个所述第一内壁131之间的所述基区121的上表层进行砷(As)或者磷(P)离子的注入，并进行高温热过程退火或者快速热退火，以使掺杂离子分布更均匀，同时修复掺杂过程中形成的缺陷。
具体的，形成所述层间介质层3的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，采用化学气相沉积的方法，以TEOS(正硅酸乙酯)作为沉积源进行沉积预设时间，以形成预设厚度的氧化硅薄膜，再进行BPSG(硼磷硅玻璃)薄膜的沉积，以得到由氧化硅及BPSG构成的所述层间介质层3。
具体的，如图11所示，为形成所述第一接触孔31及所述第二接触孔32后的剖面结构示意图，形成所述第一接触孔31的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第二接触孔32的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，所述第一接触孔31的底面与所述半导体结构1的上表面之间的距离范围为0.3
μm～0.6μm。
具体的，在保证器件性能的情况下，所述第二接触孔32可以与所述第一接触孔31同步形成，即所述第二接触孔32的深度可以与所述第一接触孔31的深度相同，也可以单独形成，且单独形成的所述第二接触孔32的深度可以大于所述第一接触孔31的深度，也可以小于所述第一接触孔31的深度。本实施例中，所述第一接触孔31与所述第二接触孔32同步形成。
作为示例，如图12及图13所示，分别为形成所述接触区123后的剖面结构示意图及形成所述发射极4后的剖面结构示意图，形成所述第一接触孔31及所述第二接触孔32之后，还包括形成第二导电类型接触区123、发射极4、栅极(未图示)、第二导电类型集电区(未图示)及集电极(未图示)的步骤，所述接触区123包裹所述第一接触孔31和所述第二接触孔32底部，所述发射极4填充所述第一接触孔31和所述第二接触孔32并与所述第二栅导电层21电连接，所述栅极与所述第一栅导电层2电连接，所述集电区位于所述缓冲层11的底层，所述集电极与所述集电区电连接。
具体的，形成所述接触区123的方法包括离子注入或者其他适合的方法。本实施例中，以所述层间介质层3作为掩膜，基于所述第一接触孔31与所述第二接触孔32的开口，向所述基区121中进行二氟化硼(BF2 +)或硼(B+)离子注入，以形成位于所述第一接触孔31及所述第二接触孔32底部的所述接触区123。
具体的，在保证器件性能及所述发射极4与所述发射区122形成欧姆接触的情况下，所述发射区122的掺杂浓度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述发射极4的方法包括溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法。
具体的，形成所述栅极的方法包括溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法。
具体的，形成所述集电区的方法包括离子注入或者其他适合的方法。
具体的，形成所述集电极的方法包括溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法。
具体的，通过于所述第一沟槽13中形成与所述栅极电连接的所述第一栅导电层2及与所述发射极4电连接的所述第二栅导电层21，降低了所述第一栅导电层2与所述集电极的正对面积，继而降低了器件的Cgc(栅极-集电极寄生电容)，增大了器件的Cge(栅极-发射极电容)与Cgc的比值，提高了器件的抗干扰能力。
具体的，通过于相邻两个覆盖所述第二内壁132的所述第二栅导电层21之间形成覆盖所述第二沟槽14内壁且与所述发射极4电连接的所述第二栅导电层132，进一步减小器件的密勒电容，降低器件的开通损耗。
具体的，通过于所述第二沟槽14之间形成所述第二接触孔32，将所述基区121与所述发射极4电连接，使器件的元胞中形成额外的空穴通道，减小了流经所述发射区122下方的所述基区121中空穴数量，缓解了器件的闩锁效应。
具体的，由于形成所述第一栅导电层2及所述第二栅导电层21之后，基于所述间隙17，至少于所述第一沟槽13的底部形成与所述漂移区12的掺杂类型相反的所述掺杂区18，可以提高所述第一沟槽13底部的击穿电压，继而提高器件的耐击穿电压，提升器件的性能。
具体的，以所述第一栅导电层2及所述第二栅导电层21作为掩膜，同步形成所述基区121与所述掺杂区18，省去了制作形成所述基区121的掩膜及形成所述掺杂区18的掩膜的步骤，简化了工艺步骤，节省了成本。
本实施例的沟槽栅IGBT器件的制备方法通过在形成覆盖所述第一沟槽13与所述第二沟槽14的内壁和底面的所述栅介质层15之后，形成与所述栅介质层15的厚度之和小于所述第一沟槽13开口尺寸一半的所述导电材料层20，以得到位于所述第一沟槽13中的所述间隙，再基于所述间隙17刻蚀所述导电材料层20，以形成覆盖所述第二内壁132的所述第一栅导电层2及覆盖所述第一内壁131和所述第二沟槽14内壁的所述第二栅导电层21，降低了所述第一栅导电层2与所述集电极的正对面积，继而降低了器件的所述集电极与所述栅极之间的寄生电容Cgc，增大了器件的所述发射极与所述栅极之间的寄生电容Cge和的所述集电极与所述栅极之间的寄生电容Cgc的比值，继而提高器件的抗干扰能力；于形成所述第一栅导电层2和所述第二栅导电层21之后，形成包裹所述第一沟槽13底部的所述掺杂区18，并同步形成所述基区121，提高了器件的击穿电压，简化了器件的制作工艺，节省了制作成本；通过于相邻两个覆盖所述第一内壁131的所述第二栅导电层31之间形成覆盖所述第二沟槽14内壁的所述第二栅导电层21，进一步减小器件的密勒电容，降低器件的开通损耗；通过于所述第二沟槽14之间形成所述第二接触孔32，以将所述基区121与所述发射极4电连接，使器件的元胞中形成额外的空穴通道，减小了流经所述发射区122下方的所述基区121中空穴数量，缓解了器件的闩锁效应，提高了器件性能。
实施例二
本实施例提供一种沟槽栅IGBT器件，如图13所示，为所述沟槽栅IGBT器件的部分剖面结构示意图，所述沟槽栅IGBT器件是采用实施例一中所述的沟槽栅IGBT器件的制备方法制作得到。
具体的，所述沟槽栅IGBT器件包括半导体结构1、第一沟槽13、第二沟槽14、栅介质层15、第一栅导电层2、第二栅导电层21、隔离层22、第二导电类型基区121、第一导电类型发射区122、第二导电类型接触区123及层间介质层3，其中，所述半导体结构1包括依次层叠的第一导电类型缓冲层11及第一导电类型漂移区12；多个间隔设置的所述第一沟槽13与所述第二沟槽14嵌于所述漂移区12的上表层，至少两个所述第二沟槽14位于相邻两个所述第一沟槽13的第一内壁131之间；所述栅介质层15覆盖所述第一沟槽13与所述第二沟槽14的内壁和底面；所述第一栅导电层2覆盖所述第一沟槽13的第二内壁132，且所述第一栅导电层2与所述栅介质层15的厚度之和小于所述第一沟槽沿X方向尺寸的一半；所述第二栅导电层21覆盖所述第一内壁131及所述第二沟槽14的内壁，覆盖所述第一内壁131的所述第二栅导电层21与所述栅介质层15的厚度之和小于所述第一沟槽13沿X方向的尺寸的一半，以使所述第一沟槽13中形成隔离所述第一栅导电层2与所述第二栅导电层21的间隙17；所述隔离层22填充所述间隙17；所述基区121位于所述漂移区12的上表层；所述发射区122位于近邻两个所述第二内壁132之间的所述基区121上表层；所述层间介质层3覆盖所述基区121、所述发射区122及所述第一栅导电层2和所述第二栅导电层21的上表面，所述层间介质层3中设有第一接触孔31及第二接触孔32，所述第一接触孔31贯穿所述层间介质层3及所述发射区123，所述第二接触孔32贯穿所述层间介质层3并显露出相邻两个所述第二沟槽14之间的所述基区121；所述接触区123位于所述第一接触孔31与所述第二接触孔32底部的所述基区121中。
具体的，所述半导体结构1的材质包括硅、硅锗、碳化硅或者其他适合的半导体材料。
具体的，在保证器件性能的情况下，所述半导体结构1中所述缓冲层11与所述漂移区12的厚度及材质可以根据实际情况进行选择，这里不再限制。本实施例中，所述缓冲层11为N型重掺杂的硅衬底。
具体的，所述沟槽栅IGBT中还设置有位于所述漂移区12上表层的载流子存储层16，所述基区121位于所述载流子存储层16的上表层，且所述载流子存储层16的底面高于所述第一沟槽13与所述第二沟槽14的底面。
具体的，在保证器件性能的情况下，所述载流子存储层16的掺杂浓度及厚度可以根据实际情况进行设置，这里不再限制。这里的厚度是指所述载流子存储层16的底面到所述载流子存储层16的上表面之间的距离。
具体的，通过所述载流子存储层16的设置，阻止空穴进入所述基区121，继而提高了所述发射极4端的空穴浓度，降低器件的正向导通压降。
具体的，在保证所述第一沟槽13与所述第二沟槽14的底面低于所述载流子存储层16的下表面及器件性能的情况下，所述第一沟槽13的深度及开口尺寸可以根据实际情况进行选择，这里不再限制；所述第二沟槽14的深度及开口尺寸可以根据实际情况进行选择，这里不再限制。这里的深度是指沟槽(所述第一沟槽13或者所述第二沟槽14)底面到沟槽开口处的距离。本实施例中，所述第一沟槽13与所述第二沟槽14的开口尺寸及深度均相同。
具体的，在保证器件性能的情况下，所述第一沟槽13的数量可以根据实际情况进行选择，这里不再限制；相邻两个所述第一内壁131之间的所述第二沟槽14的数量可以根据实际情况进行设置，这里不再限制。本实施例中，位于相邻两个所述第一内壁131之间的所述第二沟槽14的数量为4个。
具体的，在保证器件性能的情况下，所述栅介质层15的厚度可以根据实际情况进行选择，这里不再限制。
具体的，位于所述第一沟槽13中的所述第一栅导电层2与所述第二栅导电层21的尺寸相同，且所述第一栅导电层2与所述栅介质层15的厚度之和的范围为所述第一沟槽沿X方向开口尺寸的35％～45％，即位于所述第一沟槽13中的所述第二栅导电层21与所述栅介质层15的厚度之和的范围也为所述第一沟槽沿X方向开口尺寸的35％～45％。
具体的，所述第一栅导电层2的材质包括多晶硅或者其他适合的导电材料；所述第二栅导电层21的材质包括多晶硅或者其他适合的导电材料，且在保证器件性能的情况下，位于所述第一沟槽13中的所述第二栅导电层21的材质可以与位于所述第二沟槽14中的所述第二栅导电层21的材质不同。本实施例中，采用多晶硅层作为所述第一栅导电层2与所述第二栅导电层21。
具体的，所述隔离层22的材质包括氧化硅或者其他适合的介电材料。
具体的，在保证器件性能的情况下，所述基区121的厚度及掺杂浓度可以根据实际情况进行设置，这里不再限制；所述发射区122的尺寸及厚度可以根据实际情况进行设置，这里不再限制。这里的厚度是指各区域的底面到该区域的上表面之间的距离。
具体的，在保证器件性能的情况下，所述层间介质层3的厚度可以根据实际情况进行设置，这里不再限制。
具体的，在保证器件性能的情况下，所述第一接触孔31的尺寸及形状可以根据实际情况进行设置，这里不再限制。
具体的，所述第一接触孔31的底面与所述发射区122上表面之间的距离的范围为0.3μm～0.6μm，即所述第一接触孔31的过刻尺寸。
具体的，在保证器件性能及所述第二接触孔32底面显露相邻两个所述第二沟槽14之间的所述基区121的情况下，所述第二接触孔32的位置、开口尺寸、形状以及过刻尺寸(即所述第二接触孔32的底面到所述基区121上表面之间的距离)可以根据实际情况进行设置，这里不再限制。本实施例中，所述第一接触孔31与所述第二接触孔32的过刻尺寸相同。
具体的，在保证器件性能及所述接触区123与所述发射极4形成欧姆接触的情况下，所述接触区123的尺寸及掺杂浓度可以根据实际情况进行设置，这里不再限制。
具体的，器件中还设有填充所述第一接触孔31和所述第二接触孔32并与所述第二栅导电层21电连接的发射极4。
具体的，所述发射极4的材质包括钛、氮化钛、银、金、铜、铝、镍及钨中的一种，也可以是其他适合的导电材料。本实施例中，采用铝层作为所述发射极4。
具体的，器件中还设有与所述第一栅导电层2电连接的栅极、位于所述缓冲层11下表层的第二导电类型集电区及与所述集电区电连接的集电极。
具体的，在保证器件性能及所述集电区与所述集电极形成欧姆接触的情况下，所述集电区的尺寸、厚度及掺杂浓度可以根据实际情况进行选择，这里不再限制。这里的厚度是指所述集电区的上表面到所述集电区(所述缓冲层11)的下表面之间的距离。
具体的，所述栅极的材质包括钛、氮化钛、银、金、铜、铝、镍及钨中的一种，也可以是其他适合的导电材料；所述集电极的材质包括钛、氮化钛、银、金、铜、铝、镍及钨中的一种，也可以是其他适合的导电材料。
具体的，通过采用实施例一中所述的沟槽栅IGBT器件的制备方法制作所述沟槽栅IGBT器件，使器件中至少增加一个额外的空穴通道，减小了流经所述发射区122下方的所述基区121中空穴数量，缓解了器件的闩锁效应，提升了器件的性能。
具体的，通过采用实施例一中所述的沟槽栅IGBT器件的制备方法制作所述沟槽栅IGBT器件，可以简化工艺步骤，降低器件的制作成本。
本实施例的沟槽栅IGBT器件通过采用实施例一中所述的沟槽栅IGBT器件的制备方法制作，可以缓解器件的闩锁效应，提升器件的性能，降低器件的制作成本。
综上所述，本发明的沟槽栅IGBT及其制备方法通过形成与栅介质层的厚度之和小于第一沟槽开口尺寸一半的导电材料层，使第一沟槽中形成预设尺寸的间隙，再基于间隙刻蚀导电材料层，以形成覆盖第二内壁的第一栅导电层及覆盖第一内壁和第二沟槽内壁的第二栅导电层，降低了第一栅导电层与集电极的正对面积，继而降低了集电极与栅极之间的寄生电容Cgc，增大了器件的发射极与栅极之间的寄生电容Cge和集电极与栅极之间的寄生电容Cgc的比值，继而提高器件的抗干扰能力；以第一栅导电层及第二栅导电层作为掩膜同步形成基区，提高了器件的击穿电压，简化了器件的制作工艺，节省了制作成本；通过于相邻两个覆盖第一内壁的第二栅导电层之间设置第二沟槽及位于第二沟槽中的第二栅导电层，进一步减小器件的密勒电容，降低器件的开通损耗。此外，通过将与发射极与相邻两个第二栅导电层之间的基区电连接，使器件的元胞中形成额外的空穴通道，减小了流经发射区下方的基区中空穴数量，缓解了器件的闩锁效应，提高了器件性能。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种沟槽栅IGBT器件的制备方法，其特征在于，包括以下步骤：
提供一包括依次层叠的第一导电类型缓冲层及第一导电类型漂移区的半导体结构；
于所述漂移区的上表层形成多个间隔设置的第一沟槽及第二沟槽，至少两个所述第二沟槽位于相邻两个所述第一沟槽的第一内壁之间，并形成覆盖所述第一沟槽与所述第二沟槽内壁及底面的栅介质层；
形成覆盖所述栅介质层显露表面的导电材料层，且所述第一沟槽沿X方向的尺寸大于所述导电材料层与所述栅介质层厚度之和的2倍，以得到位于所述第一沟槽中的间隙；
基于所述间隙刻蚀所述导电材料层，以得到覆盖所述第一沟槽的第二内壁的第一栅导电层及覆盖所述第一内壁和所述第二沟槽内壁的第二栅导电层，并形成位于所述第一沟槽中所述间隙下方的第二导电类型掺杂区及位于所述漂移区上表层的第二导电类型基区，所述基区的底面高于所述第一沟槽及所述第二沟槽的底面；
形成填充所述间隙的隔离层，并于近邻两个所述第二内壁之间的所述基区上表层形成第一导电类型发射区；
形成覆盖所述基区及所述第一栅导电层和所述第二栅导电层上表面的层间介质层，并形成贯穿所述层间介质层的第一接触孔及第二接触孔，所述第一接触孔贯穿所述发射区且与所述第二内壁间隔预设距离，至少一所述第二接触孔位于相邻两个所述第二栅导电层之间且底面显露出所述基区。
2.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：形成所述第一沟槽与所述第二沟槽之前，还包括形成位于所述漂移区上表层的第一导电类型载流子存储层的步骤，所述载流子存储层的底面高于所述第一沟槽及所述第二沟槽的底面，所述基区位于所述载流子存储层的上表层。
3.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：所述第一内壁为所述第一沟槽靠近所述第二沟槽的内壁，所述第二内壁为所述第一沟槽远离所述第二沟槽的内壁。
4.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：基于所述间隙刻蚀所述导电材料层的方法包括各向异性刻蚀、各向同性刻蚀。
5.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：所述第一栅导电层与所述栅介质层的厚度之和的范围为所述第一沟槽沿X方向开口尺寸的35％～45％；位于所述第一沟槽中的所述第二栅导电层与所述栅介质层的厚度之和的范围为所述第一沟槽沿X方向开口尺寸的35％～45％。
6.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：位于所述第二沟槽中的所述第二栅导电层分别覆盖所述第二沟槽沿X方向相对侧的内壁，且覆盖所述第二沟槽沿X方向相对侧内壁的所述第二栅导电层之间也形成有所述间隙，所述隔离层填充所述间隙。
7.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：位于所述第二沟槽中的所述第二栅导电层填充所述第二沟槽。
8.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：形成所述掺杂区的方法包括离子注入。
9.根据权利要求8所述的沟槽栅IGBT器件的制备方法，其特征在于：形成所述掺杂区的离子注入角度范围为-30°～+30°。
10.根据权利要求1所述的沟槽栅IGBT器件的制备方法，其特征在于：形成所述第一接触孔及所述第二接触孔之后，还包括形成第二导电类型接触区、发射极、栅极、第二导电类型集电区及集电极的步骤，所述接触区包裹所述第一接触孔和所述第二接触孔底部，所述发射极填充所述第一接触孔和所述第二接触孔并与所述第二栅导电层电连接，所述栅极与所述第一栅导电层电连接，所述集电区位于所述缓冲层的底层，所述集电极与所述集电区电连接。
11.一种沟槽栅IGBT器件，其特征在于，所述沟槽栅IGBT器件是采用如权利要求1～10任意一项所述的沟槽栅IGBT器件的制备方法制备得到。
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