CN116597792A - 高速缓冲放大器 - Google Patents

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Abstract

一种高速缓冲放大器，包含输入级，其包含第一通道以接收差动输入，及第二通道以接收该差动输入；中间级，其包含第一电流源以接收第二通道的输出且电性连接电源，第二电流源以接收第一通道的输出且电性连接地，及浮动电流源以电性连接于第一电流源与第二电流源之间；及输出级，其耦接中间级以产生输出电压。分流电路电性连接于第一电流源与第二电流源之间，用以绕过浮动电流源。本发明具有改善稳定时间的优点效果。

Description

高速缓冲放大器
技术领域
本发明是有关一种放大器，特别是关于一种高速缓冲(buffer)放大器。
背景技术
液晶显示器(LCD)为平板显示器的一种，其借由调节液晶面板当中的液晶(liquidcrystal)以显示视觉信息。液晶显示器的液晶面板通常使用驱动器来驱动，例如栅极驱动器(或扫描驱动器)与源极驱动器(或资料驱动器)，其借由时序控制器来协调。
轨对轨AB级(rail-to-rail class-AB)放大器经常使用于液晶显示器的驱动器，揭露于“适用于超大型集成电路元件库的小型能源效率的3伏特互补金属氧化物半导体的轨对轨输出入运算放大器(A compact power-efficient 3V CMOS rail-to-rail input/output operational amplifier for VLSI cell libraries)”，美国电机电子工程师学会固态电路期刊(IEEE Journal of Solid-State Circuits)，第29卷，第12号，1994年12月，其内容视为本说明书的一部份。低的稳定时间(settling time)是液晶显示器的驱动器的重要参数，用以确保液晶显示器的效能，特别是大型或高解析液晶显示器。稳定时间定义为施以理想的瞬时阶梯(step)输入，放大器进入并维持于预设误差范围内所需时间。
因此亟需提出一种新颖的机制，用以改善适用于液晶显示器的缓冲放大器的稳定时间。
发明内容
鉴于上述，本发明实施例的目的之一在于提出一种具有改善稳定时间的高速缓冲放大器。
根据本发明实施例，高速缓冲放大器包含输入级、中间级及输出级。输入级包含第一通道以接收差动输入，及第二通道以接收该差动输入。中间级包含第一电流源以接收第二通道的输出且电性连接电源，第二电流源以接收第一通道的输出且电性连接地，及浮动电流源以电性连接于第一电流源与第二电流源之间。输出级耦接中间级以产生输出电压。中间级包含分流电路，电性连接于第一电流源与第二电流源之间，用以绕过浮动电流源。
较佳地，该第一电流源包含：第一电流分支，电性连接于该电源与第一连接节点之间，该第一电流分支包含连接于第一中间节点的电晶体；及第二电流分支，电性连接于该电源与第三连接节点之间，该第二电流分支包含连接于第二中间节点的电晶体。
较佳地，该第二电流源包含：第三电流分支，电性连接于该地与第二连接节点之间，该第三电流分支包含连接于第三中间节点的电晶体；及第四电流分支，电性连接于该地与第四连接节点之间，该第四电流分支包含连接于第四中间节点的电晶体。
较佳地，该浮动电流源包含：第一浮动分支，电性连接于该第一连接节点与该第二连接节点之间；及第二浮动分支，电性连接于该第三连接节点与该第四连接节点之间。
较佳地，该分流电路包含：第一分流电晶体，其源极与汲极分别连接该第二中间节点与该第四连接节点；及第二分流电晶体，其源极与汲极分别连接该第四中间节点与该第三连接节点。
较佳地，该第一分流电晶体包含P型金属氧化物半导体电晶体，且该第二分流电晶体包含N型金属氧化物半导体电晶体。
较佳地，该分流电路包含：第三分流电晶体，其源极与汲极分别连接该第一中间节点与该第二连接节点；及第四分流电晶体，其源极与汲极分别连接该第三中间节点与该第一连接节点。
较佳地，该第三分流电晶体包含P型金属氧化物半导体电晶体，且该第四分流电晶体包含N型金属氧化物半导体电晶体。
较佳地，该第一通道包含：第一偏压分支，电性连接至该电源，该第一偏压分支包含串联的电晶体；及第一源极耦接差动对，包含并联的电晶体，其源极连接在一起且连接至该第一偏压分支；其中该第一源极耦接差动对的汲极分别连接至该第三中间节点与该第四中间节点。
较佳地，该第二通道包含：第二偏压分支，电性连接至该地，该第二偏压分支包含串联的电晶体；及第二源极耦接差动对，包含并联的电晶体，其源极连接在一起且连接至该第二偏压分支；其中该第二源极耦接差动对的汲极分别连接至该第一中间节点与该第二中间节点。
借由上述技术方案，本发明至少具有改善稳定时间的优点效果。
附图说明
图1显示本发明实施例的高速缓冲放大器的方框图。
图2显示本发明实施例的高速缓冲放大器(图1)的电路图。
【主要元件符号说明】
100:高速缓冲放大器 11:输入级
111:第一通道 112:第二通道
12:中间级 121:第一电流源
122:第二电流源 123:浮动电流源
124:分流电路 13:输出级
Vip,Vin:差动输入 Vout:输出节点
VDD:电源 Vb1:第一偏压
Vb2:第二偏压 Vb3～Vb10:偏压
M1～M20:电晶体 M12x:第一分流电晶体
M18x:第二分流电晶体 M11x:第三分流电晶体
M17x:第四分流电晶体 MpL1:第一输出电晶体
MnL1:第二输出电晶体 MpL2:第三输出电晶体
MnL2:第四输出电晶体 n9:第一中间节点
n10:第二中间节点 n5:第三中间节点
n6:第四中间节点 n13:第一连接节点
n14:第二连接节点 n12:第三连接节点
n8:第四连接节点 n11:第一耦接节点
n7:第二耦接节点
具体实施方式
图1显示本发明实施例的高速缓冲放大器100的方框图，图2显示本发明实施例的高速缓冲放大器100(图1)的电路图。
在本实施例中，高速缓冲放大器(以下简称放大器)100可包含输入级11、中间级12及输出级13。
本实施例的输入级11可包含第一通道111，其接收差动(differential)输入Vip与Vin，且包含第一型电晶体(例如P型金属氧化物半导体(PMOS)电晶体)M1-M4。其中，电晶体M1-M2串联(其中电晶体M1耦接电源VDD)以形成第一偏压分支(bias branch)，其偏压为Vb3-Vb4，电晶体M3-M4并联且源极(source)连接在一起以形成第一源极耦接差动对(source-coupled differential pair)，再连接至第一偏压分支(的电晶体M2)。
本实施例的输入级11可包含第二通道112，其接收差动输入Vip与Vin，且包含第二型电晶体(例如N型金属氧化物半导体(NMOS)电晶体)M5-M8。其中，电晶体M5-M6串联(其中电晶体M5耦接地)以形成第二偏压分支，其偏压为Vb5-Vb6，电晶体M7-M8并联且源极连接在一起以形成第二源极耦接差动对，再连接至第二偏压分支(的电晶体M6)。
本实施例的中间级12可包含第一电流源(current source)121，其接收第二通道112的输出，且电性连接电源VDD。第一电流源121可包含第一型电晶体M9-M12。其中，电晶体M9、M11串联于第一中间节点n9(其中电晶体M9耦接电源VDD)，以形成第一电流分支；电晶体M10、M12串联于第二中间节点n10(其中电晶体M10耦接电源VDD)，以形成第二电流分支。第一电流分支与第二电流分支的相应电晶体的栅极(gate)耦接一起。例如，邻近电源VDD的电晶体M9-M10的栅极耦接于第一耦接节点n11，其再连接至电晶体M11的汲极(drain)。第一中间节点n9与第二中间节点n10分别连接至第二源极耦接差动对M7-M8的汲极。电晶体M11-M12的栅极连接至第一偏压Vb1。
本实施例的中间级12可包含第二电流源122，其接收第一通道111的输出，且电性连接地。第二电流源122可包含第二型电晶体M17-M20。其中，电晶体M17、M19串联于第三中间节点n5(其中电晶体M19耦接地)，以形成第三电流分支；电晶体M18、M20串联于第四中间节点n6(其中电晶体M20耦接地)，以形成第四电流分支。第三电流分支与第四电流分支的相应电晶体的栅极耦接一起。例如，邻近地的电晶体M19-M20的栅极耦接于第二耦接节点n7，其再连接至电晶体M17的汲极。第三中间节点n5与第四中间节点n6分别连接至第一源极耦接差动对M3-M4的汲极。电晶体M17-M18的栅极连接至第二偏压Vb2。
本实施例的中间级12可包含浮动(floating)电流源123(其包含第一型电晶体M15-M16与第二型电晶体M13-M14)，电性连接于第一电流源121与第二电流源122之间。其中，电晶体M13、M15并联以形成第一浮动分支，其连接于第一电流源121的第一电流分支M9/M11(于第一连接节点n13)与电二电流源122的第三电流分支M17/M19(于第二连接节点n14)之间。电晶体M14、M16并联以形成第二浮动分支，其连接于第一电流源121的第二电流分支M10/M12(于第三连接节点n12)与电二电流源122的第四电流分支M18/M20(于第四连接节点n8)之间。电晶体M13-M16的栅极分别连接至偏压Vb7-Vb10。相同型的电晶体M13-M14/M15-M16的栅极通常连接至相同偏压。
值得注意的是，第三连接节点n12与第四连接节点n8分别作为中间级12的第一输出节点与第二输出节点。
根据本实施例的特征之一，中间级12可包含分流(shunt)电路124，其电性连接于第一电流源121雨第二电流源122之间，用以绕过(bypass)浮动电流源123。分流电路124可包含(第一型)第一分流电晶体M12x与(第二型)第二分流电晶体M18x。其中，第一分流电晶体M12x的源极与汲极分别连接至第二中间节点n10与第四连接节点n8，其栅极连接至第一偏压Vb1；且第二分流电晶体M18x的源极与汲极分别连接至第四中间节点n6与第三连接节点n12，其栅极连接至第二偏压Vb2。再者，分流电路124可包含(第一型)第三分流电晶体M11x与(第二型)第四分流电晶体M17x。其中，第三分流电晶体M11x的源极与汲极分别连接至第一中间节点n9与第二连接节点n14，其栅极连接至第一偏压Vb1；且第四分流电晶体M17x的源极与汲极分别连接至第三中间节点n5与第一连接节点n13，其栅极连接至第二偏压Vb2。
换句话说，第一分流电晶体M12x与电晶体M12并联，但绕过第二浮动分支M14/M16；且第二分流电晶体M18x与电晶体M18并联，但绕过第二浮动分支M14/M16。再者，第三分流电晶体M11x与电晶体M11并联，但绕过第一浮动分支M13/M15；且第四分流电晶体M17x与电晶体M17并联，但绕过第一浮动分支M13/M15。
由于第一分流电晶体M12x的汲极连接至第四连接节点n8，而非如电晶体M12连接至第三连接节点n12，因此信号可绕过电晶体M12、M16而快速影响第四连接节点n8(亦即中间级12的第二输出节点)，因而加速放大器100的反应。类似的情形，由于第二分流电晶体M18x的汲极连接至第三连接节点n12，而非如电晶体M18连接至第四连接节点n8，因此信号可绕过电晶体M18、M14而快速影响第三连接节点n12(亦即中间级12的第一输出节点)，因而加速放大器100的反应。
本实施例的输出级13耦接中间级12的第一输出节点与第二输出节点，用以在(输出级13的)输出节点Vout产生输出电压。输出级13可包含第一输出分支，其包含(第一型)第一输出电晶体MpL1与(第二型)第二输出电晶体MnL1，串联于电源VDD与地之间。第一输出电晶体MpL1与第二输出电晶体MnL1的栅极分别耦接中间级12的第一输出节点与第二输出节点。
本实施例的输出级13可包含第二输出分支，其包含(第一型)第三输出电晶体MpL2与(第二型)第四输出电晶体MnL2，(在输出级13的输出节点Vout)串联于电源VDD与地之间。第三输出电晶体MpL2与第四输出电晶体MnL2的栅极分别耦接中间级12的第一输出节点与第二输出节点。
在操作时，当Vip与Vin之间的差动输入电压增加时，第二中间节点n10的电压跟着减少。接着，第三连接节点n12的电压减少，且第四连接节点n8的电压也减少。因此，输出节点Vout的输出电压增加。值得注意的是，借由第一分流电晶体M12x，一些信号可绕过电晶体M12、M16而到达第四连接节点n8，以快速影响输出节点Vout。
相反地，当Vip与Vin之间的差动输入电压减少时，第四中间节点n6的电压跟着减少。接着，第四连接节点n8的电压减少，且第三连接节点n12的电压也减少。因此，输出节点Vout的输出电压减少。值得注意的是，借由第二分流电晶体M18x，一些信号可绕过电晶体M18、M14而到达第三连接节点n12，以快速影响输出节点Vout。
以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种高速缓冲放大器，其特征在于，包含：
输入级，其包含第一通道以接收差动输入，及第二通道以接收该差动输入；
中间级，其包含第一电流源以接收该第二通道的输出且电性连接电源，第二电流源以接收该第一通道的输出且电性连接地，及浮动电流源以电性连接于该第一电流源与该第二电流源之间；及
输出级，其耦接该中间级以产生输出电压；
其中该中间级包含分流电路，电性连接于该第一电流源与该第二电流源之间，用以绕过该浮动电流源。
2.根据权利要求1所述的高速缓冲放大器，其特征在于，该第一电流源包含：
第一电流分支，电性连接于该电源与第一连接节点之间，该第一电流分支包含连接于第一中间节点的电晶体；及
第二电流分支，电性连接于该电源与第三连接节点之间，该第二电流分支包含连接于第二中间节点的电晶体。
3.根据权利要求2所述的高速缓冲放大器，其特征在于，该第二电流源包含：
第三电流分支，电性连接于该地与第二连接节点之间，该第三电流分支包含连接于第三中间节点的电晶体；及
第四电流分支，电性连接于该地与第四连接节点之间，该第四电流分支包含连接于第四中间节点的电晶体。
4.根据权利要求3所述的高速缓冲放大器，其特征在于，该浮动电流源包含：
第一浮动分支，电性连接于该第一连接节点与该第二连接节点之间；及
第二浮动分支，电性连接于该第三连接节点与该第四连接节点之间。
5.根据权利要求4所述的高速缓冲放大器，其特征在于，该分流电路包含：
第一分流电晶体，其源极与汲极分别连接该第二中间节点与该第四连接节点；及
第二分流电晶体，其源极与汲极分别连接该第四中间节点与该第三连接节点。
6.根据权利要求5所述的高速缓冲放大器，其特征在于，该第一分流电晶体包含P型金属氧化物半导体电晶体，且该第二分流电晶体包含N型金属氧化物半导体电晶体。
7.根据权利要求4所述的高速缓冲放大器，其特征在于，该分流电路包含：
第三分流电晶体，其源极与汲极分别连接该第一中间节点与该第二连接节点；及
第四分流电晶体，其源极与汲极分别连接该第三中间节点与该第一连接节点。
8.根据权利要求7所述的高速缓冲放大器，其特征在于，该第三分流电晶体包含P型金属氧化物半导体电晶体，且该第四分流电晶体包含N型金属氧化物半导体电晶体。
9.根据权利要求3所述的高速缓冲放大器，其特征在于，该第一通道包含：
第一偏压分支，电性连接至该电源，该第一偏压分支包含串联的电晶体；及
第一源极耦接差动对，包含并联的电晶体，其源极连接在一起且连接至该第一偏压分支；
其中该第一源极耦接差动对的汲极分别连接至该第三中间节点与该第四中间节点。
10.根据权利要求3所述的高速缓冲放大器，其特征在于，该第二通道包含：
第二偏压分支，电性连接至该地，该第二偏压分支包含串联的电晶体；及
第二源极耦接差动对，包含并联的电晶体，其源极连接在一起且连接至该第二偏压分支；
其中该第二源极耦接差动对的汲极分别连接至该第一中间节点与该第二中间节点。
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