CN116581103A - 三维堆叠半导体芯片架构和制造其的方法 - Google Patents

三维堆叠半导体芯片架构和制造其的方法 Download PDF

Info

Publication number
CN116581103A
CN116581103A CN202310099470.7A CN202310099470A CN116581103A CN 116581103 A CN116581103 A CN 116581103A CN 202310099470 A CN202310099470 A CN 202310099470A CN 116581103 A CN116581103 A CN 116581103A
Authority
CN
China
Prior art keywords
semiconductor chip
layer
wafer
power
power rail
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310099470.7A
Other languages
English (en)
Inventor
洪炳鹤
徐康一
J·马蒂诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/720,642 external-priority patent/US20230253324A1/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116581103A publication Critical patent/CN116581103A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了一种三维(3D)堆叠半导体芯片架构和制造其的方法。该3D堆叠半导体芯片架构包括第一半导体芯片和第二半导体芯片，第一半导体芯片包括第一晶片、提供在第一晶片的第一侧上的第一前段(FEOL)层、提供在第一FEOL层上的第一中段(MOL)层、提供在第一MOL层上的第一后段(BEOL)层、提供在第一晶片的第二侧上的第一电源轨层，第二半导体芯片包括第二晶片、提供在第二晶片的第一侧上的第二FEOL层、提供在第二FEOL层上的第二MOL层、提供在第二MOL层上的第二BEOL层、提供在第二晶片的第二侧上的第二电源轨层，其中第一电源轨层和第二电源轨层彼此接触。

Description

三维堆叠半导体芯片架构和制造其的方法
技术领域
本公开的示例实施方式涉及共用背面配电轨的三维(3D)堆叠半导体芯片架构和制造其的方法。
背景技术
正在开发包括多个半导体芯片堆叠的3D堆叠半导体芯片架构，以在有限的区域内以紧凑的尺寸堆叠多个晶体管。然而，对于包括载体晶片以及堆叠在载体晶片上的前段(FEOL)层、中段(MOL)层和后段(BEOL)层的半导体芯片，连接不同半导体芯片堆叠的通路的高宽比的限制使得难以堆叠多个半导体芯片。
此外，当根据相关技术堆叠半导体芯片时，由于可能接合在一起的BEOL层的复杂结构，可能发生堆叠的半导体芯片之间的未对准。
本背景技术部分中公开的信息已为发明人在实现本申请的实施方式之前所知或者是在实现实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
发明内容
一个或更多个示例实施方式提供了一种三维(3D)堆叠半导体芯片架构和制造其的方法。
根据示例实施方式的一方面，提供了一种3D堆叠半导体芯片架构，其包括第一半导体芯片和第二半导体芯片，第一半导体芯片包括第一晶片、提供在第一晶片的第一侧上的第一FEOL层、提供在第一FEOL层上的第一MOL层、提供在第一MOL层上的第一BEOL层、提供在第一晶片的第二侧上的第一电源轨层，第二半导体芯片包括第二晶片、提供在第二晶片的第一侧上的第二FEOL层、提供在第二FEOL层上的第二MOL层、提供在第二MOL层上的第二BEOL层、提供在第二晶片的第二侧上的第二电源轨层，其中第一电源轨层和第二电源轨层彼此接触。
根据示例实施方式的另一方面，提供了一种制造3D堆叠半导体芯片架构的方法，该方法包括：提供第一半导体芯片，包括提供第一晶片、在第一晶片的第一侧上提供第一前段(FEOL)层、在第一FEOL层上提供第一中段(MOL)层、在第一MOL层上提供第一后段(BEOL)层、翻转第一晶片、以及在第一晶片的第二侧上提供第一电源轨层；提供第二半导体芯片，包括提供第二晶片、在第二晶片的第一侧上提供第二前段(FEOL)层、在第二FEOL层上提供第二中段(MOL)层、在第二MOL层上提供第二后段(BEOL)层、翻转第二晶片、以及在第二晶片的第二侧上提供第二电源轨层；翻转第二半导体芯片；以及将第二半导体芯片接合到第一半导体芯片，使得第二电源轨层接触第一电源轨层。
根据示例实施方式的另一方面，提供了一种3D堆叠半导体芯片架构，其包括第一半导体芯片和第二半导体芯片，第一半导体芯片包括第一晶片、提供在第一晶片的第一侧上的第一前段(FEOL)层、提供在第一FEOL层上的第一中段(MOL)层、提供在第一MOL层上的第一后段(BEOL)层、提供在第一晶片的第二侧上的多个第一电源轨，所述多个第一电源轨配置为分配电力，第二半导体芯片包括第二晶片、提供在第二晶片的第一侧上的第二FEOL层、提供在第二FEOL层上的第二MOL层、提供在第二MOL层上的第二BEOL层、提供在第二晶片的第二侧上的多个第二电源轨，所述多个第二电源轨配置为分配电力，其中第一电源轨和第二电源轨彼此接触，其中第一电源轨在垂直方向上从第一晶片的第二侧突出，以及其中第二电源轨包括在垂直方向上延伸穿过第二晶片的一部分的开口。
附图说明
本公开的示例实施方式的以上和/或其它的方面、特征和优点将从以下结合附图的描述更加明显，附图中：
图1示出了根据相关技术的普通配电网络(PDN)半导体架构和根据示例实施方式的背面配电网络(BSPDN)半导体架构的透视图；
图2A示出了根据相关技术的三维(3D)堆叠半导体芯片架构；
图2B示出了根据示例实施方式的3D堆叠半导体芯片架构；
图3示出了根据示例实施方式的3D堆叠半导体芯片架构；
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H和图4I示出了根据示例实施方式的制造3D堆叠半导体芯片架构的方法；
图5示出了根据示例实施方式的3D堆叠半导体芯片架构中包括的背面电源轨结构；
图6A和图6B示出了根据示例实施方式的3D堆叠半导体芯片架构中包括的背面电源轨结构的平面图；
图7示出了根据示例实施方式的图3中的3D堆叠半导体芯片架构的透视图；
图8示出了根据示例实施方式的制造3D堆叠半导体芯片架构的方法的流程图；
图9示出了根据示例实施方式的可合并3D堆叠半导体芯片架构的半导体架构；以及
图10示出了根据示例实施方式的电子系统的示意性框图。
具体实施方式
这里描述的示例实施方式是示例，因此，本公开不限于此，并且可以以各种其它形式实现。不排除以下描述中提供的每个示例实施方式与也在此提供或未在此提供但与本公开一致的另一示例或另一示例实施方式的一个或更多个特征相关联。例如，即使在特定示例或示例实施方式中描述的事项未在与之不同的示例或示例实施方式中描述，所述事项也可以被理解为与所述不同的示例或示例实施方式相关或组合，除非在其描述中另有提及。
此外，应理解，原理、方面、示例和示例实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外，这些等同物应被理解为不仅包括目前众所周知的等同物，而且包括未来将开发的等同物，即，被发明以执行相同功能而不管其结构如何的所有器件。
将理解，当半导体器件的元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“上”、“在”半导体器件的另一元件“下方”、“在”半导体器件的另一元件“下面”、“在”半导体器件的另一元件“之下”、“连接到”半导体器件的另一元件或“联接到”半导体器件的另一元件时，它可以直接在所述另一元件之上、直接在所述另一元件上方、直接在所述另一元件上、直接在所述另一元件下方、直接在所述另一元件下面、直接在所述另一元件之下、直接连接到所述另一元件或直接联接到所述另一元件，或者可以存在其它元件或居间元件。相比之下，当半导体器件的元件被称为“直接在”半导体器件的另一元件“之上”、“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“上”、“直接在”半导体器件的另一元件“下方”、“直接在”半导体器件的另一元件“下面”、“直接在”半导体器件的另一元件“之下”、“直接连接到”半导体器件的另一元件或“直接联接到”半导体器件的另一元件时，不存在居间元件。贯穿本公开，相同的数字指代相同的元件。
为了易于描述，诸如“在……之上”、“在……上方”、“在……上”、“上”、“在……下方”、“在……下面”、“在……之下”、“下”、“顶”和“底”等的空间关系术语可以在此用于描述一个元件的如图所示的与另外元件的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖半导体器件在使用或操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”其它元件“下方”或“在”其它元件“之下”的元件将被取向“在”其它元件“上方”。因此，术语“在……下方”可以涵盖上方和下方两种取向。半导体器件可以另行取向(旋转90度或处于其它取向)，并且在此使用的空间关系描述语被相应地解释。
如这里所使用的，诸如“中的至少一个”的表述当在元素列表之后时修饰整个元素列表而不修饰列表的个别元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a，仅包括b，仅包括c，包括a和b两者，包括a和c两者，包括b和c两者，或包括所有a、b和c。这里，当术语“相同”用于比较两个或更多个元件的尺寸时，该术语可以涵盖“基本相同”的尺寸。
将理解，尽管术语“第一”、“第二”、“第三”、“第四”等可以在此用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，下面讨论的第一元件可以被称为第二元件而不脱离本公开的教导。
还将理解，即使制造装置或结构的某个步骤或操作晚于另一步骤或操作被描述，所述步骤或操作也可以早于所述另一步骤或操作被执行，除非将所述步骤或操作描述为在所述另一步骤或操作之后被执行。
示例实施方式在此参照截面图示描述，所述截面图示是示例实施方式(和中间结构)的示意图示。照此，将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的变化。因此，示例实施方式不应被解释为限于在此示出的区域的特定形状，而将包括例如由制造引起的形状的偏离。例如，被示出为矩形的注入区域将通常在其边缘处具有圆化的或弯曲的特征和/或注入浓度的梯度，而非从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可以引起掩埋区域和注入通过其发生的表面之间的区域中的某些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状，且不旨在限制本公开的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。
为了简洁起见，半导体器件的普通元件在此可以被详细描述或者可以不被详细描述。
在下文中，将参照附图详细说明实施方式。在此描述的实施方式是示例实施方式，因此，本公开不限于此。
图1示出了根据相关技术的普通配电网络(PDN)半导体芯片和根据实施方式的背面配电网络(BSPDN)半导体芯片的透视图。
参照图1，普通PDN半导体芯片1000'包括形成在晶片1100的一侧(正面)上的PDN/信号配线层1200a'。然而，普通PDN半导体芯片1000'的这种配置可能导致PDN/信号配线层1200a'中的布线拥塞并增大普通PDN半导体芯片1000'的尺寸。此外，普通PDN半导体芯片1000'的电阻可能相对较高。
如图1所示，在根据实施方式的BSPDN半导体芯片1000中，信号配线层1200a可以提供在晶片1100的第一侧(正面)上，配电网络(PDN)层1200b可以与信号配线层1200a相反地提供在晶片1100的第二侧(背面)上。根据本实施方式的BSPDN半导体芯片1000可以通过从晶片1100的第一侧移除PDN来减少布线拥塞并减小BSPDN半导体芯片1000的尺寸，因此更简化的PDN层1200b可以提供在晶片1100的第二侧上。
要理解，尽管在图1中，信号配线层1200a和PDN层1200b分别与晶片1100分离以在其间具有空间，但这种分离仅是出于说明目的以显示在本实施方式中分离的相关技术的PDN/信号配线层1200a'的示例。因此，根据实施方式，这两层中的至少一个可以接合到晶片1100或以其它方式与晶片1100集成，或者可以在这两层中的至少一个与晶片1100之间提供一个或更多个居间层。
图2A示出了根据相关技术的三维(3D)堆叠半导体芯片架构。
参照图2A，3D堆叠半导体芯片架构1110'可以包括第一半导体芯片和堆叠在第一半导体芯片上的第二半导体芯片。第一半导体芯片可以包括载体晶片(处理机晶片)111、包括FEOL层和MOL层的半导体层113、以及包括金属图案112的BEOL层。
这里，FEOL层可以是指包括半导体器件(例如，晶体管)的初级结构(诸如外延层(例如，源极/漏极区)、鳍结构(沟道)和栅电极)的层或元件，MOL层可以是指包括半导体器件的接触结构(诸如源极/漏极接触插塞、栅极接触插塞和对应通路)的层或元件。此外，BEOL层可以是指包括连接到电压源或用于从/到另一电路元件的信号布线的金属图案或接触结构、以及将金属图案或接触结构连接到MOL元件或结构的通路的元件层。
第二半导体芯片可以包括载体晶片111'、包括FEOL层和MOL层的半导体层113'、以及包括金属图案112'的BEOL层。
第二半导体芯片可以被翻转使得金属图案112'面对第一半导体芯片的金属图案112，并且第二半导体芯片可以接合到第一半导体芯片以形成3D堆叠半导体芯片架构1110'。
然而，在相关技术中，第一半导体芯片的金属图案112与第二半导体芯片的金属图案112'的准确对准可能是困难的，因为第一半导体芯片的BEOL层和第二半导体芯片的BEOL层包括形成具有小特征尺寸的复杂结构的各种金属线和金属图案。
根据相关技术，第一半导体芯片和第二半导体芯片之间的这种未对准可能最终使3D堆叠半导体芯片架构1110'的质量下降。
图2B示出了根据实施方式的3D堆叠半导体芯片架构。
参照图2B，3D堆叠半导体芯片架构1110可以包括第一BSPDN半导体芯片和堆叠在第一BSPDN半导体芯片上的第二BSPDN半导体芯片。第一BSPDN半导体芯片可以包括载体晶片11、包括FEOL层和MOL层的半导体层13、以及提供在半导体层13的顶侧(正面)上的一部分BEOL层。BEOL层可以包括金属图案12。在图2B中，包括在BEOL层中的金属图案12可以提供在载体晶片11上。
第一BSPDN半导体芯片还可以包括包含PDN层的一部分背面BEOL层，该PDN层包括与金属图案12相反地提供在半导体层13的底侧(背面)上的背面电源轨21。背面电源轨21可以连接到电压源。因此，在本实施方式中，BEOL层可以分为两个BEOL层，其间具有FEOL层和MOL层。
第二BSPDN半导体芯片可以包括包含FEOL层和MOL层的半导体层13'以及提供在半导体层13'的顶侧上的一部分BEOL层。BEOL层可以包括金属图案12'。此外，第二BSPDN半导体芯片可以包括包含PDN层的一部分背面BEOL层，该PDN层包括与金属图案12'相反地提供在半导体层13'的底侧上的背面电源轨21'。背面电源轨21'可以连接到电压源。
第二BSPDN半导体芯片可以被翻转，使得背面电源轨21'面对第一BSPDN半导体芯片的背面电源轨21。第二BSPDN半导体芯片接合到第一BSPDN半导体芯片以形成3D堆叠半导体芯片架构1110。
在根据实施方式的3D堆叠半导体芯片架构1110中，与第一BSPDN半导体芯片的信号配线层分离的形成在第一BSPDN半导体芯片的背面上的背面电源轨21和与第二BSPDN半导体芯片的信号配线层分离的形成在第二BSPDN半导体芯片的背面上的背面电源轨21'可以彼此直接接合，其间没有任何金属图案，因此可以被共用。由于与图2A中的相关技术的BEOL层中包括的金属线和金属图案112和112'相比，背面电源轨21和背面电源轨21'具有更简化的结构和更大的特征尺寸，因此与根据相关技术的3D堆叠半导体芯片架构1110'相比，可以简化接合工艺并且可以改善背面电源轨21和背面电源轨21'之间的对准。根据本实施方式，包括在第一BSPDN半导体芯片中的背面电源轨21与包括在第二BSPDN半导体芯片中的背面电源轨21'的对准的这种改善可以导致3D堆叠半导体芯片架构1110的质量的改善。此外，可以减少所需的载体晶片数量，因为堆叠在第一BSPDN半导体芯片上的第二BSPDN半导体芯片不需要额外的载体晶片，并且可以减少翻转半导体芯片的次数。
图3示出了根据实施方式的3D堆叠半导体芯片架构。
参照图3，3D堆叠半导体芯片架构1可以包括第一BSPDN半导体芯片和堆叠在第一BSPDN半导体芯片上的第二BSPDN半导体芯片。
第一BSPDN半导体芯片可以包括载体晶片100'、可以是金属图案的BEOL层190、BEOL接触结构和通路170、以及中间电介质层180。BEOL接触结构和通路170可以从BEOL层延伸到MOL层。中间电介质层180可以填充BEOL接触结构和通路170之间的空间。第一BSPDN半导体芯片可以进一步包括在MOL层中的MOL接触结构150和从MOL层延伸到FEOL层中的MOL通路160。另一中间电介质层140可以提供在MOL接触结构150的侧表面上以填充MOL接触结构150以及MOL通路160之间的空间。MOL接触结构150和MOL通路160可以包括导电材料。
第一BSPDN半导体芯片还可以包括FEOL层。FEOL层可以包括半导体器件130和浅沟槽隔离(STI)结构120。这里，半导体器件130可以包括包含外延层、鳍结构、栅极结构等的一个或更多个晶体管。STI结构120可以包括硅氧化物(SiO)或硅氮化物(SiN)，但不限于此。另一中间电介质层140'可以提供在STI结构120上。中间电介质层140、140'或180也可以由与形成STI结构120的材料相同或不同的SiO或SiN形成。
第一BSPDN半导体芯片可以进一步包括PDN层，该PDN层包括背面电源轨200。虽然BEOL层190提供在第一BSPDN半导体芯片的第一侧上，但是PDN层可以提供在第一BSPDN半导体芯片的与第一侧相反的第二侧(背面)上。可以通过用金属材料填充形成在中间电介质层140'中的沟槽来形成背面电源轨200。背面电源轨200可以包括例如铜(Cu)、钴(Co)、钨(W)、钼(Mo)和钌(Ru)之一，但不限于此。MOL通路160可以在垂直方向上延伸到STI结构120的顶表面的水平并接触背面电源轨200。
第二BSPDN半导体芯片可以具有与上述第一BSPDN半导体芯片基本相同的配置，因此其详细描述被省略。
第二BSPDN半导体芯片可以被翻转并堆叠在第一BSPDN半导体芯片上，使得第二BSPDN半导体芯片的背面电源轨200接合到第一BSPDN半导体芯片的背面电源轨200。
在根据本实施方式的3D堆叠半导体芯片架构1中，由于与相关技术的BEOL层相比，背面电源轨200具有更简化的结构，因此可以改善第一BSPDN半导体芯片的背面电源轨200和第二BSPDN半导体芯片的背面电源轨200之间的对准，这可以导致3D堆叠半导体芯片架构1的性能和质量的改善。
图4A至图4I示出了根据实施方式的制造3D堆叠半导体芯片架构的方法。
参照图4A，该方法可以包括提供器件衬底(晶片)100。器件衬底100可以由例如硅(Si)的半导体材料形成，或者可以是绝缘体上硅(SOI)衬底的部分，但不限于此。可以在器件衬底100中形成STI结构120。STI结构120可以在水平方向上彼此间隔开，并且可以包括SiO或SiN，但不限于此。半导体器件130可以从器件衬底100形成，并且可以通过STI结构120彼此隔离。半导体器件130可以包括晶体管。每个晶体管可以包括可以是源极/漏极区的外延层、形成沟道结构的鳍、以及栅极结构，但不限于此。下面描述的晶体管可以是一个或更多个FinFET、纳米线晶体管、纳米片晶体管等。
参照图4B，可以在STI结构120和半导体器件130上形成中间电介质层140。中间电介质层140可以形成在STI结构120的顶表面和半导体器件130上。
参照图4C，可以图案化中间电介质层140和STI结构120以形成沟槽。
参照图4D，可以用导电材料填充沟槽以形成MOL通路160和MOL接触结构150。MOL通路160可以延伸穿过中间电介质层140和STI结构120。MOL通路160的底表面可以与STI结构120的底表面共面。MOL接触结构150可以接触半导体器件130。MOL接触结构150和MOL通路160可以一体形成。
参照图4E，可以提供载体晶片100'。载体晶片100'可以包括硅(Si)。可以在载体晶片100'上形成BEOL层190。可以在BEOL层190上形成BEOL接触结构和通路170，并且可以在BEOL层190的顶侧以及BEOL接触结构和通路170上形成中间电介质层180。
图4D所示的半导体芯片可以被翻转并附接到中间电介质层180，由此MOL接触结构150可以接触中间电介质层180。MOL接触结构150也可以接触BEOL接触结构和通路170。
参照图4F，可以蚀刻器件衬底100以暴露STI结构120、MOL通路160和半导体器件130。可以暴露STI结构120的顶表面和侧表面、MOL通路160的顶表面和侧表面以及半导体器件130的顶表面。这里，STI结构120的顶表面是指其在图4D中的底表面，MOL通路160的顶表面是指其在图4D中的底表面。
参照图4G，可以在STI结构120、MOL通路160和半导体器件130上提供中间电介质层140'。
在本操作中，可以图案化中间电介质层140'以形成暴露MOL通路160的顶表面和STI结构120的顶表面的沟槽。可以用导电材料填充沟槽以形成背面电源轨200。背面电源轨200可以接触MOL通路160的顶表面和STI结构120的顶表面。背面电源轨200可以是例如贯通硅通路(TSV)或掩埋电源轨(BPR)。此外，背面电源轨200可以包括Cu、Co、W、Mo和Ru，但不限于此。图4G中的半导体芯片可以被称为第一BSPDN半导体芯片10。
参照图4H，可以形成另一半导体芯片。图4H中的半导体芯片可以被称为第二BSPDN半导体芯片10'。图4H中的第二BSPDN半导体芯片10'可以具有与图4G所示的第一BSPDN半导体芯片10基本相同的配置，因此其详细描述被省略。
参照图4I，图4H中的第二BSPDN半导体芯片10'可以被翻转并接合到图4G中的第一BSPDN半导体芯片10以形成根据实施方式的3D堆叠半导体芯片架构1。在3D堆叠半导体芯片架构1中，包括在第一BSPDN半导体芯片10中的背面电源轨200可以接合到包括在第二BSPDN半导体芯片10'中的背面电源轨200。由于第一BSPDN半导体芯片10的背面电源轨和第二BSPDN半导体芯片10'的背面电源轨具有更简化的结构，因此可以改善背面电源轨200之间的对准。对准的这种改善可以导致3D堆叠半导体芯片架构的改善的性能。
图5示出了根据实施方式的3D堆叠半导体芯片架构中包括的背面电源轨结构。
参照图5，包括在第一BSPDN半导体芯片中的背面电源轨200a可以从晶片140a的表面突出。包括在第二BSPDN半导体芯片中的背面电源轨200b可以形成为使得背面电源轨200b的表面与晶片140b的表面共面。此外，背面电源轨200b可以包括在垂直方向上延伸到晶片140b的一部分的开口。开口的形状和位置可以对应于包括在第一BSPDN半导体芯片中的突出的背面电源轨200a的形状和位置，使得当第一BSPDN半导体芯片和第二BSPDN半导体芯片接合时，突出的背面电源轨200a配合在背面电源轨200b中形成的开口中。
例如，背面电源轨200a的侧表面的斜度可以形成为对应于背面电源轨200b的侧表面的斜度，使得当背面电源轨200a配合到背面电源轨200b中形成的开口中时，背面电源轨200a通过滑动安置到开口中。因此，背面电源轨200a的侧表面和背面电源轨200b的侧表面将彼此自对准并且彼此完全接触，这可以改善第一BSPDN半导体芯片和第二BSPDN半导体芯片之间的对准。然而，背面电源轨200a的形状和形成在背面电源轨200b中的开口的形状不限于此。例如，背面电源轨200a和形成在背面电源轨200b中的开口可以具有锯齿形、多齿形等。背面电源轨200a的形状和形成在背面电源轨200b中的开口的形状可以通过选择性减法制造工艺(诸如例如必要时使用掩模的选择性蚀刻)形成。
根据如图5所示的背面电源轨200a和背面电源轨200b的配置，可以进一步改善第一BSPDN半导体芯片和第二BSPDN半导体芯片之间的对准。
图6A和图6B示出了根据实施方式的3D堆叠半导体芯片架构中包括的背面电源轨的平面图，其可以对应于图5所示的布置。
参照图6A，包括在第一BSPDN半导体芯片中的背面电源轨200a可以具有圆形形状，包括在第二BSPDN半导体芯片中的背面电源轨200b可以具有包括圆形开口的环形形状。圆形开口可以在垂直方向上延伸到晶片140b的一部分并对应于背面电源轨200a的圆形形状。当第一BSPDN半导体芯片接合到第二BSPDN半导体芯片时，圆形的背面电源轨200a可以配合到形成在环形的背面电源轨200b中的圆形开口中。
参照图6B，包括在第一BSPDN半导体芯片中的背面电源轨200a可以具有在水平方向上延伸的矩形形状，包括在第二BSPDN半导体芯片中的背面电源轨200b可以具有在水平方向上延伸的矩形形状。矩形开口可以形成在相邻的背面电源轨200b之间。矩形开口可以在垂直方向上延伸到晶片140b的一部分并对应于背面电源轨200a的矩形形状。当第一BSPDN半导体芯片接合到第二BSPDN半导体芯片时，矩形的背面电源轨200a可以配合到形成在相邻的背面电源轨200b之间的矩形开口中。
图7示出了图3中的3D堆叠半导体芯片架构的透视图。
如图7所示，3D堆叠半导体芯片架构可以包括第一BSPDN半导体芯片和第二BSPDN半导体芯片，第一BSPDN半导体芯片包括半导体层211a、晶片111a和背面PDN层211b，第二BSPDN半导体芯片包括半导体层211a'、晶片111a'和背面PDN层211b'。半导体层211a和半导体层211a'可以各自包括FEOL层、MOL层和BEOL层。
晶片111a和晶片111a'可以包括例如硅(Si)衬底，但不限于此。如图7所示，晶片111a和晶片111a'可以是圆形板，但是晶片111a的形状和晶片111a'的形状可以不限于此。例如，晶片111a和晶片111a'可以是四边形板。晶片111a和晶片111a'可以各自包括单层或多层。图3示出了沿着图7中的I-I'截取的截面图。
图8示出了根据实施方式的制造3D堆叠半导体芯片架构的方法的流程图。
该方法可以包括提供第一晶片、在第一晶片的第一侧上的第一FEOL层、在第一FEOL层上的第一MOL层和在第一MOL层上的第一BEOL层(S100)。
可以翻转第一晶片(S110)。可以在第一晶片的第二侧上提供第一电源轨层以形成第一BSPDN半导体芯片(S120)。
该方法可以进一步包括提供第二晶片、在第二晶片的第一侧上的第二FEOL层、在第二FEOL层上的第二MOL层和在第二MOL层上的第二BEOL层(S130)。
可以翻转第二晶片(S140)。可以在第二晶片的第二侧上提供第二电源轨层以形成第二BSPDN半导体芯片(S150)。
该方法可以进一步包括翻转第二BSPDN半导体芯片(S160)以及将第二BSPDN半导体芯片接合到第一BSPDN半导体芯片使得第二电源轨层接触第一电源轨层(S170)。
图9示出了根据实施方式的可合并3D堆叠半导体芯片架构的半导体芯片。
参照图9，根据实施方式的半导体封装2000可以包括安装在衬底2100上的处理器2200和半导体器件2300。处理器2200和/或半导体器件2300可以包括上面的实施方式中描述的3D堆叠半导体芯片架构中的一个或更多个。
图10示出了根据实施方式的电子系统的示意性框图。
参照图10，根据实施方式的电子系统3000可以包括使用总线3400进行数据通信的微处理器3100、存储器3200和用户接口3300。微处理器3100可以包括中央处理单元(CPU)或应用处理器(AP)。电子系统3000可以进一步包括与微处理器3100直接通信的随机存取存储器(RAM)3500。微处理器3100和/或RAM 3500可以在单个模块或封装中实现。用户接口3300可以用于向电子系统3000输入数据，或从电子系统3000输出数据。例如，用户接口3300可以包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(LCD)、微型发光器件(LED)、有机发光二极管(OLED)器件、有源矩阵发光二极管(AMOLED)器件、打印机、照明设备或各种其它输入/输出器件，但不限于此。存储器3200可以存储微处理器3100的操作代码、由微处理器3100处理的数据或从外部器件接收的数据。存储器3200可以包括存储器控制器、硬盘或固态驱动器(SSD)。
电子系统3000中的至少微处理器3100、存储器3200和/或RAM 3500可以包括如上面的实施方式中描述的3D堆叠半导体芯片架构。
应理解，这里描述的实施方式应仅在描述性的意义上而不是出于限制的目的被考虑。每个实施方式内的特征或方面的描述通常应被认为可用于其它实施方式中的其它类似的特征或方面。
虽然已经参照附图描述了实施方式，但是本领域普通技术人员将理解，在不脱离由所附权利要求及其等同物限定的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种三维3D堆叠半导体芯片架构，包括：
第一半导体芯片，包括：
第一晶片；
第一前段FEOL层，提供在所述第一晶片的第一侧上；
第一中段MOL层，提供在所述第一FEOL层上；
第一后段BEOL层，提供在所述第一MOL层上；
第一电源轨层，提供在所述第一晶片的第二侧上；
第二半导体芯片，包括：
第二晶片；
第二FEOL层，提供在所述第二晶片的第一侧上；
第二MOL层，提供在所述第二FEOL层上；
第二BEOL层，提供在所述第二MOL层上；
第二电源轨层，提供在所述第二晶片的第二侧上，
其中所述第一电源轨层和所述第二电源轨层彼此接触。
2.根据权利要求1所述的3D堆叠半导体芯片架构，其中所述第一电源轨层包括配置为分配电力的至少一个第一电源轨，以及
其中所述第二电源轨层包括配置为分配电力的至少一个第二电源轨。
3.根据权利要求2所述的3D堆叠半导体芯片架构，其中所述第一电源轨接触所述第二电源轨。
4.根据权利要求2所述的3D堆叠半导体芯片架构，其中所述第一电源轨在垂直方向上从所述第一晶片的所述第二侧上的表面突出，以及
其中所述第二电源轨包括在所述垂直方向上延伸穿过所述第二晶片的一部分的开口。
5.根据权利要求4所述的3D堆叠半导体芯片架构，其中每个所述第一电源轨的形状对应于所述开口中的对应一个的形状，以及
其中所述第一电源轨插入到所述开口中并分别接触所述第二电源轨。
6.根据权利要求5所述的3D堆叠半导体芯片架构，其中每个所述第一电源轨具有圆形形状，以及
其中每个所述第二电源轨具有环形形状并包括各自具有圆形形状的所述开口，所述开口的所述圆形形状对应于所述第一电源轨的所述圆形形状。
7.根据权利要求5所述的3D堆叠半导体芯片架构，其中每个所述第一电源轨具有矩形形状，
其中每个所述第二电源轨具有矩形形状，以及
其中各自具有矩形形状的所述开口提供在所述第二电源轨当中相邻的第二电源轨之间，所述开口的所述矩形形状对应于所述第一电源轨的所述矩形形状。
8.根据权利要求2所述的3D堆叠半导体芯片架构，其中所述第一晶片和所述第二晶片包括中间电介质层。
9.根据权利要求2所述的3D堆叠半导体芯片架构，其中所述第一电源轨和所述第二电源轨包括铜Cu、钴Co、钨W、钼Mo和钌Ru之一。
10.根据权利要求1所述的3D堆叠半导体芯片架构，其中所述第一半导体芯片和所述第二半导体芯片是背面配电网络BSPDN半导体芯片。
11.一种制造三维3D堆叠半导体芯片架构的方法，所述方法包括：
提供第一半导体芯片，包括：
提供第一晶片；
在所述第一晶片的第一侧上提供第一前段FEOL层；
在所述第一FEOL层上提供第一中段MOL层；
在所述第一MOL层上提供第一后段BEOL层；
翻转所述第一晶片；以及
在所述第一晶片的第二侧上提供第一电源轨层；
提供第二半导体芯片，包括：
提供第二晶片；
在所述第二晶片的第一侧上提供第二前段FEOL层；
在所述第二FEOL层上提供第二中段MOL层；
在所述第二MOL层上提供第二后段BEOL层；
翻转所述第二晶片；以及
在所述第二晶片的第二侧上提供第二电源轨层；
翻转所述第二半导体芯片；以及
将所述第二半导体芯片接合到所述第一半导体芯片，使得所述第二电源轨层接触所述第一电源轨层。
12.根据权利要求11所述的方法，其中提供所述第一电源轨层包括提供配置为分配电力的第一电源轨，以及
其中提供所述第二电源轨层包括提供配置为分配电力的第二电源轨。
13.根据权利要求12所述的方法，其中所述接合包括将所述第一电源轨分别接合到所述第二电源轨。
14.根据权利要求12所述的方法，其中所述第一电源轨形成为在垂直方向上从所述第一晶片的所述第二侧的表面突出，以及
其中在所述垂直方向上延伸穿过所述第二晶片的一部分的开口形成在每个所述第二电源轨中。
15.根据权利要求14所述的方法，其中每个所述第一电源轨的形状形成为对应于所述开口中的对应一个的形状；以及
所述第一电源轨插入到包括在所述第二电源轨中的所述开口中以分别接触所述第二电源轨。
16.根据权利要求15所述的方法，其中每个所述第一电源轨形成为圆形形状，以及
其中每个所述第二电源轨形成为包括所述开口的环形形状，所述开口分别具有与所述第一电源轨的所述圆形形状对应的圆形形状。
17.根据权利要求15所述的方法，其中每个所述第一电源轨形成为矩形形状，
其中每个所述第二电源轨形成为矩形形状，
其中各自具有矩形形状的所述开口提供在所述第二电源轨当中相邻的第二电源轨之间，所述开口的所述矩形形状对应于所述第一电源轨的所述矩形形状。
18.根据权利要求11所述的方法，其中提供所述第一晶片和所述第二晶片包括提供中间电介质层。
19.根据权利要求11所述的方法，其中所述第一半导体芯片和所述第二半导体芯片是背面配电网络BSPDN半导体芯片。
20.一种三维3D堆叠半导体芯片架构，包括：
第一半导体芯片，包括：
第一晶片；
第一前段FEOL层，提供在所述第一晶片的第一侧上；
第一中段MOL层，提供在所述第一FEOL层上；
第一后段BEOL层，提供在所述第一MOL层上；
多个第一电源轨，提供在所述第一晶片的第二侧上，所述多个第一电源轨配置为分配电力；以及
提供在所述第一半导体芯片上的第二半导体芯片，所述第二半导体芯片包括：
第二晶片；
第二FEOL层，提供在所述第二晶片的第一侧上；
第二MOL层，提供在所述第二FEOL层上；
第二BEOL层，提供在所述第二MOL层上；
多个第二电源轨，提供在所述第二晶片的第二侧上，所述多个第二电源轨配置为分配电力，
其中所述多个第一电源轨和所述多个第二电源轨彼此接触，
其中所述多个第一电源轨在垂直方向上从所述第一晶片的所述第二侧上的表面突出，以及
其中所述多个第二电源轨包括在所述垂直方向上延伸穿过所述第二晶片的一部分的开口。
CN202310099470.7A 2022-02-10 2023-02-10 三维堆叠半导体芯片架构和制造其的方法 Pending CN116581103A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63/308,692 2022-02-10
US17/720,642 US20230253324A1 (en) 2022-02-10 2022-04-14 3d stacked chip that shares power rails
US17/720,642 2022-04-14

Publications (1)

Publication Number Publication Date
CN116581103A true CN116581103A (zh) 2023-08-11

Family

ID=87540162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310099470.7A Pending CN116581103A (zh) 2022-02-10 2023-02-10 三维堆叠半导体芯片架构和制造其的方法

Country Status (1)

Country Link
CN (1) CN116581103A (zh)

Similar Documents

Publication Publication Date Title
JP7486058B2 (ja) 後面電力供給における交換用埋設電力レール
US11257764B2 (en) Integrated circuit with backside power delivery network and backside transistor
US11450574B2 (en) Deep trench isolation structure and method of making the same
CN114496954A (zh) 半导体架构及其制造方法
US11749650B2 (en) Semiconductor device with sidewall interconnection structure, method of manufacturing the same, and electronic apparatus
US20220101906A1 (en) Novel capacitor structure and method of forming the same
CN113809069A (zh) 半导体装置
CN112582375A (zh) 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582376A (zh) 带侧壁互连结构的半导体装置及其制造方法及电子设备
US20240063123A1 (en) Through silicon buried power rail implemented backside power distribution network semiconductor architecture and method of manufacturing the same
CN116581103A (zh) 三维堆叠半导体芯片架构和制造其的方法
EP4227994A1 (en) Stack of chips that share power rails
WO2019117904A1 (en) Vertical thyristors for cross-point dynamic memories
EP4261882A1 (en) Reversed high aspect ratio contact (harc) structure and process
US20230326858A1 (en) Reversed high aspect ratio contact (harc) structure and process
CN116895634A (zh) 半导体芯片架构及其制造方法
US11164978B2 (en) High-voltage diode finFET platform designs
CN221008951U (zh) 集成电路
US20240120257A1 (en) Layer-By-Layer Formation Of Through-Substrate Via
US20240136287A1 (en) Local VDD And VSS Power Supply Through Dummy Gates with Gate Tie-Downs and Associated Benefits
US20240234316A9 (en) Local VDD And VSS Power Supply Through Dummy Gates with Gate Tie-Downs and Associated Benefits
CN115223983A (zh) 半导体架构及其制造方法
CN116666385A (zh) 半导体器件及其制造方法
KR20240094987A (ko) 반도체 장치 및 그 형성 방법
CN118213344A (zh) 具有背面接触的半导体单元及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication