CN116564983A - 图像传感器及其形成方法 - Google Patents

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CN116564983A CN202310231796.0A CN202310231796A CN116564983A CN 116564983 A CN116564983 A CN 116564983A CN 202310231796 A CN202310231796 A CN 202310231796A CN 116564983 A CN116564983 A CN 116564983A
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王文德
周耕宇
许凯钧
许慈轩
刘人诚
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Abstract

本发明的各个实施例针对具有设置在半导体衬底内的光电探测器的图像传感器。介电结构设置在半导体衬底的第一侧上。隔离结构从介电结构延伸到半导体衬底的第一侧中。隔离结构横向地环绕光电探测器并且包括设置在半导体衬底的第一侧之上并且直接接触介电结构的侧壁的上部部分。隔离结构包括不同于介电结构的第二材料的第一材料。本发明的实施例还提供了形成图像传感器的方法。

Description

图像传感器及其形成方法
技术领域
本发明的实施例涉及图像传感器及其形成方法。
背景技术
许多现代电子器件(例如，数码相机、光学成像器件等)包括图像传感器。图像传感器将光学图像转换为可以表示为数字图像的数字数据。图像传感器包括像素传感器阵列，像素传感器阵列是用于将光学图像转换为数字数据的单元器件。一些类型的像素传感器包括电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器(CIS)。与CCD像素传感器相比，CIS由于功耗低、尺寸小、数据处理快、数据直接输出、制造成本低而受到青睐。
发明内容
本发明的一些实施例提供了一种图像传感器，图像传感器包括：光电探测器，设置在半导体衬底内；介电结构，设置在半导体衬底的第一侧上；以及隔离结构，从介电结构延伸到半导体衬底的第一侧中，其中，隔离结构横向环绕光电探测器并且包括设置在半导体衬底的第一侧之上并且直接接触介电结构的侧壁的上部部分，并且其中，隔离结构包括不同于介电结构的第二材料的第一材料。
本发明的另一些实施例提供了一种图像传感器，图像传感器包括：光电探测器，设置在半导体衬底内，其中，半导体衬底包括与第二侧相对的第一侧；互连结构，设置在半导体衬底的第一侧上；介电结构，设置在半导体衬底的第二侧上；金属栅格结构，设置在介电结构内，其中，金属栅格结构从半导体衬底的第二侧垂直地偏离第一距离，其中，光电探测器在金属栅格结构的相对侧壁之间间隔开；以及隔离结构，设置在半导体衬底中，其中，隔离结构包括从半导体衬底的第二侧沿着第一距离连续地延伸到金属栅格结构的底表面的上部部分。
本发明的又一些实施例提供了一种形成图像传感器的方法，该方法包括：在半导体衬底中形成光电探测器，其中，半导体衬底包括与背侧表面相对的前侧表面；在半导体衬底的前侧表面上形成互连结构；在半导体衬底的背侧表面上沉积第一介电层和第二介电层；以及形成延伸到半导体衬底的背侧表面中的隔离结构，其中，隔离结构包括垂直地设置在背侧表面之上并且接触第二介电层的侧壁的上部部分，其中，隔离结构包括不同于第二介电层的第二材料的第一材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括在半导体衬底之上突出到上部介电结构中的隔离结构的图像传感器的一些实施例的截面图。
图2示出了图1的图像传感器的一些其他实施例的截面图。
图3示出了沿着线A-A’截取的图2的图像传感器的一些实施例的俯视图。
图4A和图4B示出了图1的图像传感器的一些其他实施例的各个截面图，其中半导体衬底包括多个突起。
图5A至图5D示出了图1的图像传感器的一些其他实施例的各个截面图，其中金属网格结构设置在隔离结构上方。
图6至图17示出了形成图像传感器的方法的一些实施例的截面图，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。
图18至图25示出了形成图像传感器的方法的各个实施例的截面图，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。
图26至图36示出了形成图像传感器的方法的一些其他实施例的截面图，该图像传感器在半导体衬底之上突出到上部介电结构中的隔离结构。
图37至图45示出了形成图像传感器的方法的进一步实施例的截面图，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。
图46示出了根据形成图像传感器的方法的一些实施例的流程图，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。
具体实施方式
本发明提供了许多用于本公开的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，为了便于描述，可以在本文中使用“第一”、“第二”、“第三”等来区分一个图或图的不同元件。“第一”、“第二”、“第三”等并非旨在描述相应元件，而仅仅是通用标识符。例如，结合第一图描述的“第一介电层”可以不一定对应于结合一些实施例描述的“第一介电层”，而是可以对应于其他实施例中的“第二介电层”。
一些互补金属氧化物半导体图像传感器(CIS)包括设置在半导体衬底中的多个光电探测器。多个像素器件(例如，转移晶体管、复位晶体管等)和互连结构设置在半导体衬底的前侧表面上。光电探测器被配置为记录设置在半导体衬底的背侧表面上的入射光，并且像素器件有利于读取记录。隔离结构(例如，深沟槽隔离(DTI)结构)延伸到半导体衬底的背侧表面中并且横向地设置在多个光电探测器中的相邻光电探测器之间。隔离结构被配置为增加相邻光电探测器之间的光学和电学隔离。钝化层置于半导体衬底的背侧表面上，并且上部介电结构置于隔离结构上。此外，置于上部介电结构上的金属栅格结构布置在位于多个光电探测器正上方的多个栅格开口周围。金属栅格结构被配置为将入射光引向光电探测器并减少光电探测器之间的串扰，从而进一步增加光电探测器之间的光学隔离。
由于隔离结构的高度相对较低，以上CIS的一个挑战是相邻光电探测器之间的串扰。例如，隔离结构的顶表面与半导体衬底的背侧表面对准和/或设置在上部介电结构之下。这导致隔离结构与金属栅格结构分隔开相对较大的距离(例如，在约1000埃至约1600埃的范围内)。相对于半导体衬底的背侧表面以一角度设置的入射光可以横穿隔离结构和金属栅格结构之间相对较大的距离从第一光电探测器到相邻的第二光电探测器。这增加了光电探测器之间的串扰并降低了第一光电探测器的量子效率(QE)。因此，隔离结构的相对较低的高度降低了光电探测器之间的光学隔离，从而降低了CIS的整体性能。
在一些实施例中，本申请涉及图像传感器，该图像传感器包括在半导体衬底之上突出并且被配置为增加图像传感器的光学隔离的隔离结构。图像传感器包括设置在半导体衬底中的多个光电探测器。隔离结构延伸到半导体衬底的背侧表面中并且横向设置在相邻的光电探测器之间。上部介电结构置于半导体衬底的背侧表面上。隔离结构包括从半导体衬底的背侧表面突出到上部介电结构中的上部部分，以使得位于半导体衬底的背侧表面上方的隔离结构的高度相对较大(例如，在约800埃至约1300埃的范围内)。由于半导体衬底上方的隔离结构的相对较大高度，降低了入射光(例如，倾斜入射光)在第一光电探测器和相邻的第二光电探测器之间横穿的垂直路径。这部分地降低了相邻光电探测器之间的串扰并提高了图像传感器的整体性能。
此外，图像传感器可以包括位于隔离结构上方的栅格结构。隔离结构的上部部分从半导体衬底的背侧表面突出以接触栅格结构的底表面。这减小了相对于半导体衬底的背侧表面以一角度设置的入射光横穿隔离结构和栅格结构之间的距离，从而进一步降低了光电探测器之间的串扰。
图1示出了图像传感器的一些实施例的截面图100，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。
图像传感器包括设置在半导体衬底104内的多个光电探测器120和沿着半导体衬底104的前侧表面104f设置的互连结构102。在一些实施例中，半导体衬底104包括任何半导体本体(例如，块状硅)和/或具有第一掺杂类型(例如，p型)。互连结构102包括互连介电结构106、多个导线108和多个导电通孔110。多个像素器件112设置在半导体衬底104的前侧表面104f上。像素器件112通过多个导线和通孔108、110彼此电耦接和/或电耦接至其他半导体器件(未示出)。多个像素器件112可以包括栅电极116和设置在栅电极116和半导体衬底104的前侧表面104f之间的栅极介电层114。
光电探测器120横向地设置在半导体衬底104的像素区域103内。每个光电探测器120包括与第一掺杂类型(例如p型)相反的第二掺杂类型(例如n型)。在一些实施例中，第一掺杂类型是p型并且第二掺杂类型是n型，反之亦然。光电探测器120被配置为吸收入射光(例如，光子)并且生成对应于入射光的相应电信号。在这样的实施例中，光电探测器120可以从入射光生成电子-空穴对。像素器件112被配置为从多个光电探测器120实施读出所生成的电信号。例如，像素器件112可以是或包括一个或多个转移晶体管，其被配置为在半导体衬底104中选择性地形成导电沟道以传输来自光电探测器120的累积电荷(例如，通过吸收入射辐射)。
浅沟槽隔离(STI)结构118沿着半导体衬底104的前侧表面104f设置在半导体衬底104中。隔离结构122延伸到半导体衬底104的背侧表面104b中。钝化层130置于背侧表面104b上并且上部介电结构132置于钝化层130上。多个微透镜136置于半导体衬底104的背侧表面104b上并且被配置为将入射光聚焦到光电探测器120。此外，导电焊盘134置于半导体衬底104的背侧表面104b上并且横向设置在半导体衬底104的与像素区域103相邻的外围区域105中。在各个实施例中，外围区域105连续地横向环绕像素区域103。在又进一步的实施例中，导电焊盘134沿着不间断路径连续地横向环绕多个光电探测器120。在一些实施例中，导电焊盘134被配置为和/或被称为导电屏蔽结构，导电屏蔽结构被配置为阻挡入射光横穿半导体衬底104的背侧表面104b到半导体衬底104的外围区域105。在进一步的实施例中，导电焊盘134直接接触半导体衬底104，以使得导电焊盘134和半导体衬底104直接电耦接在一起。
隔离结构122设置在半导体衬底104内并且包括第一衬垫层124、第二衬垫层126和沟槽填充层128。在各个实施例中，第一衬垫层124包括第一介电材料(例如，高k电介质)并且第二衬垫层126包括与第一介电材料不同的第二介电材料(例如，诸如二氧化硅的氧化物)。此外，沟槽填充层128可以包括多晶硅、掺杂的多晶硅、金属(例如，钨、铝等)。隔离结构122被配置为将入射光引向对应的光电探测器120。例如，以一角度设置在第一光电探测器上方的入射光可以撞击隔离结构122的侧壁并被重新引向第一光电探测器，而不是横穿隔离结构122到相邻的第二光电探测器。因此，隔离结构122增加了每个光电探测器120的QE并且增加了光学隔离。
此外，隔离结构122包括穿过背侧表面104b和钝化层130突出到上部介电结构132中的上部部分122up。隔离结构122的上部部分122up在背侧表面104b之上具有相对较大的高度h1(例如，在约800埃至约1300埃的范围内)。由于上部部分122up的相对较大的高度h1，相对于背侧表面104b以一角度设置的入射光横穿相邻光电探测器120之间的区域具有较短的垂直路径。这降低了多个光电探测器中的串扰并增加了图像传感器的整体光学隔离。
在各个实施例中，隔离结构122的上部部分122up的高度h1在约800埃至约1300埃的范围内、在约800埃至约1050埃的范围内，在约1050埃至约1300埃的范围内、或一些其他合适的值。在一些实施例中，由于高度h1相对较大(例如，等于或大于约800埃)，隔离结构122的上部部分122up足够高以减少相邻光电探测器120之间的串扰，同时保持结构完整性。在进一步的实施例中，由于高度h1小于约1300埃，隔离结构122的上部部分122up增加了图像传感器的光学隔离，同时降低了与制造图像传感器相关的成本并促进了器件缩放。
图2示出了图像传感器的一些实施例的截面图200，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。
图2的图像传感器包括设置在半导体衬底104中的多个光电探测器120，该半导体衬底104具有与背侧表面104b相对的前侧表面104f。隔离结构122延伸到背侧表面104b中并且包括从半导体衬底104突出到上部介电结构132中的上部部分122up。隔离结构122横向包围多个光电探测器并且在多个光电探测器120中的相邻光电探测器之间间隔开。例如，半导体衬底104可以是或包括单晶硅、外延硅、锗、硅锗、绝缘体上硅(SOI)衬底、另一种半导体材料、前述材料的任意组合等。在一些实施例中，半导体衬底104具有第一掺杂类型(例如，p型)。互连结构102设置在半导体衬底104的前侧表面104f上并且包括互连介电结构106、多个导线108和多个导电通孔110。互连介电结构106可以包括一个或多个介电层，每个介电层例如可以是或包括二氧化硅、低k介电材料、极低k介电材料、另一合适的介电材料、或前述材料的任意组合。如本文所使用的，低k介电材料是介电常数小于3.9的介电材料。例如，导线和导电通孔108、110可以各自是或包括铝、铜、钌、钨、氮化钛、氮化钽、另一导电材料或前述材料的任何组合。
多个像素器件112设置在半导体衬底104的前侧表面104f内和/或上。在一些实施例中，像素器件112被配置为转移晶体管并且分别包括栅电极116和设置在栅电极116和半导体衬底104之间的栅极介电层114。例如，栅电极116可以是或包括多晶硅、诸如铝、钛、钽、钨的金属材料、另一金属材料或前述材料的任意组合。例如，栅极介电层114可以是或包括二氧化硅、诸如氧化钽、氧化铪、氧化铝的高k介电材料、另一介电材料或前述材料的任意组合。如本文所使用的，高k介电材料是介电常数大于3.9的介电材料。
此外，浅沟槽隔离(STI)结构118设置在半导体衬底104的前侧表面104f中。在各个实施例中，STI结构118横向包围像素器件112并且可以例如为半导体衬底104的像素区域103划分器件区域。例如，STI结构118可以是或包括氮化硅、碳化硅、碳氧化硅、氮氧化硅、二氧化硅、另一合适的介电材料或前述材料的任意组合。在一些实施例中，STI结构118的顶表面直接接触隔离结构122的底表面。在又进一步的实施例中，STI结构118可以是隔离结构122的部分(例如，当从上面看时，STI结构118具有与隔离结构122相同的布局并且直接接触隔离结构122)，以使得隔离结构122从第三介电层206的底表面连续垂直地延伸至半导体衬底104的背侧表面104b。在这样的实施例中，STI结构118可以被称为和/或被配置为隔离结构122的下部部分。
光电探测器120设置在半导体衬底104中并且包括与第一掺杂类型相反的第二掺杂类型(例如n型)。在一些实施例中，光电探测器120的掺杂浓度在约1013至1016原子/cm3的范围内，或另一合适的值。钝化层130设置在半导体衬底104的背侧表面104b上。例如，钝化层130可以是或包括高k介电材料，例如氧化钛、氧化钽、氧化铝、一些其他合适的介电材料或前述材料的任意组合。此外，上部介电结构132置于钝化层130上。在一些实施例中，上部介电结构132包括第一介电层202、第二介电层204、第三介电层206和第四介电层208。在各个实施例中，例如，上部介电结构132的介电层202-208可以各自是或包括例如二氧化硅的氧化物、另一合适的介电材料或前述材料的任意组合。在一些实施例中，钝化层130、第一介电层202和第二介电层204分别直接接触隔离结构122的上部部分122up的相对侧壁。在进一步的实施例中，第三介电层206直接接触隔离结构122的顶表面。在又进一步的实施例中，第二介电层204的顶表面与隔离结构122的顶表面共面。
多个微透镜136置于上部介电结构132上。微透镜136被配置为将入射光朝向光电探测器120聚焦。导电焊盘134设置在半导体衬底104的背侧表面104b上方并且横向设置在半导体衬底104的与像素区域103相邻的外围区域105中。在各个实施例中，导电焊盘134设置在上部介电结构132中并且延伸穿过钝化层130以接触半导体衬底的背侧表面104b。在进一步的实施例中，导电焊盘134包括沿着第三介电层206的顶表面设置的上表面134us和垂直地位于上表面134us之下的下表面134ls。在又进一步的实施例中，导电焊盘134被配置为导电屏蔽结构，导电屏蔽结构阻止入射光横穿半导体衬底104的背侧表面104b到半导体衬底104的外围区域105。例如，导电焊盘134可以是或包括例如铝、铜、钛、钨的金属材料、另一导电材料或前述材料的任意组合。在一些实施例中，隔离结构122的顶表面垂直地位于导电焊盘134的下表面134ls和导电焊盘134的上表面134us之间。
隔离结构122从上部介电结构132连续地延伸到半导体衬底104中。在一些实施例中，隔离结构122的底表面设置在前侧表面104f和背侧表面104b之间。在各个实施例中，隔离结构122包括第一衬垫层124、第二衬垫层126和沟槽填充层128。沟槽填充层128延伸到半导体衬底104中并且第一衬垫层124设置在沟槽填充层128和半导体衬底104之间。第二衬垫层126设置在第一衬垫层124和沟槽填充层128之间。在各个实施例中，第一衬垫层124的顶表面、第二衬垫层126的顶表面和沟槽填充层128的顶面表彼此共面。第二衬垫层126沿着沟槽填充层128的相对侧壁延伸并且罩住沟槽填充层128的底表面。此外，第一衬垫层124沿着第二衬垫层126的相对侧壁延伸并且罩住第二衬垫层126的底表面。在各个实施例中，沟槽填充层128的厚度大于第一衬垫层124的厚度和第二衬垫层126的厚度。在进一步的实施例中，隔离结构122的高度ht大于半导体衬底104的高度hs。
例如，第一衬垫层124可以是或包括例如氧化铝、氧化铪、氧化钛的高k介电材料、另一高k介电材料、另一介电材料或前述材料的任意组合。例如，第二衬垫层126可以是或包括二氧化硅、另一合适的介电材料等。在一些实施例中，第一衬垫层124的介电常数大于第二衬垫层126的介电常数。例如，沟槽填充层128可以是或包括多晶硅、掺杂的多晶硅、诸如钨、铝的金属、另一金属材料或前述材料的任意组合。此外，隔离结构122的上部部分122up的在半导体衬底104的背侧表面104b之上的高度h1在约800埃至约1300埃的范围内或一些其他合适值。由于上部部分122up的相对较大的高度h1，相对于背侧表面104b以一角度设置的入射光横穿相邻光电探测器120之间的区域具有较短的路径。这降低了多个光电探测器120中的串扰并且增加了图像传感器的整体光学隔离。此外，由于沟槽填充层128包括金属(例如，钨、铝等)，入射光很可能从沟槽填充层128的侧壁朝向对应的光电探测器120反射并且不太可能横穿相邻光电探测器120之间的隔离结构122。因此，上部部分122up的材料和相对较大的高度h1提高了图像传感器的性能。
图3示出了沿着图2的线A-A’截取的图2的图像传感器的一些实施例的俯视图300。如图3的俯视图300所示，隔离结构122横向地包围多个光电探测器120。隔离结构122具有栅格结构并且在多个光电探测器120中的相邻光电探测器之间连续延伸。
图4A示出了图1的图像传感器的一些可选实施例的截面图400a，其中半导体衬底104包括设置在半导体衬底104的背侧表面104b上的多个突起402。在各个实施例中，多个突起402在光电探测器120之上的半导体衬底104中提供非平整图案(例如，锯齿图案)，并且被配置为增加用于设置在半导体衬底104的背侧表面104b上的入射光的光接收表面积。因此，突起402增加了光电探测器120的灵敏度和/或QE，从而增加了图像传感器的整体性能。钝化层130和第一介电层202与突起402的形状一致，其中钝化层直接接触突起402。在各个实施例中，第二介电层204包括在半导体衬底104的顶表面之下延伸并与且突起402相邻的多个上部突起。在一些实施例中，第二介电层204的上部突起具有与半导体衬底104的突起402相同的形状(例如，三角形)。在又进一步的实施例中，隔离结构122的上部部分122up的高度h1大于突起402的高度hp。这部分地有利于隔离结构122足够高以减少相邻光电探测器120之间的串扰。在又进一步的实施例中，隔离结构122的高度ht小于半导体衬底104的高度hs。
图4B示出了图4A的图像传感器的一些可选实施例的截面图400b，其中，隔离结构122从第三介电层206连续地延伸到STI结构118。在各个实施例中，隔离结构122的底表面直接接触STI结构118的顶表面。
图5A示出了图4A的图像传感器的一些可选实施例的截面图500a，其中金属栅格结构502设置在上部介电结构132中并且置于隔离结构122上。
金属栅格结构502包括限定多个开口的侧壁，该多个开口在多个光电探测器120中的对应光电探测器正上方。在一些实施例中，金属栅格结构502包括一个或多个金属层，该一个或多个金属层被配置为减少多个光电探测器120中的相邻光电探测器之间的串扰，从而增加图像传感器的光学隔离。比如，由于金属栅格结构502的金属材料和布局，设置在半导体衬底104的背侧表面104b上的入射光(例如，倾斜入射光)可以从金属栅格结构502(例如，从金属栅格结构502的侧壁反射)朝向对应的光电探测器120反射。例如，金属栅格结构502可以是或包括钨、铝、另一金属材料或前述材料的任意组合。在又进一步的实施例中，金属栅格结构502和沟槽填充层128包括相同的材料(例如，钨、铝等)。在进一步的实施例中，金属栅格结构502包括与导电焊盘134不同的材料。在一些实施例中，金属栅格结构502的高度小于隔离结构122的上部部分122up的高度h1。
金属栅格结构502的底表面直接接触沟槽填充层128的顶表面。在各个实施例中，没有介电材料(例如，来自上部介电结构132)设置在金属栅格结构502和沟槽填充层128之间。由于金属栅格结构502直接接触沟槽填充层128，减少了相对于半导体衬底104的背侧表面104b以一角度设置的入射光穿过金属栅格结构502和沟槽填充层128之间的间隔。相反，入射光可以从隔离结构122的上部部分122up的侧壁和/或从金属栅格结构502的侧壁朝向对应的光电探测器120反射。这部分地进一步增加了光电探测器120之间的光学隔离并且进一步增加了图像传感器的整体性能。在又进一步的实施例中，金属栅格结构502置于隔离结构122正上方并且具有对应于隔离结构122的栅格布局的栅格状布局(例如，如图3所示)。在又进一步的实施例中，金属栅格结构502的中心与隔离结构122的中心对准。
图5B示出了图5A的图像传感器的一些可选实施例的截面图500b，其中金属栅格结构502朝向外围区域105横向移动。金属栅格结构502包括直接置于沟槽填充层128的第一隔离结构段128a上的第一栅格段502a。在一些实施例中，第一隔离结构段128a的中心504横向偏移第一网格段502a的中心506非零距离d1。在各个实施例中，金属栅格结构502的中心从隔离结构122的中心向外围区域105横向移动距离d1。将金属栅格结构502朝向外围区域105横向地移动阻挡了入射光进入外围区域105，同时增加了设置在半导体衬底104的像素区域103上的入射光。
图5C示出了图5A的图像传感器的一些可选实施例的截面图500c，其中金属网格结构502和沟槽填充层128包括相同的材料(例如，金属材料，诸如如钨、铝等)并且是单一的连续结构。在一些实施例中，金属栅格结构502和沟槽填充层128通过单个沉积工艺形成的。
图5D示出了图5A的图像传感器的一些可选实施例的截面图500d，其中隔离结构122的高度ht小于半导体衬底104的高度hs。
图6至图17示出了形成图像传感器的方法的一些实施例的截面图600至截面图1700，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。尽管参考方法描述了图6至图17中所示的截面图600至截面图1700，但是应当理解，图6至图17中所示的结构不限于该方法，而是可以独立于该方法。此外，虽然图6至图17被描述为一系列动作，但是应当理解，这些动作不是限制性的，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略所示出和/或描述的一些动作。
如图6的截面图600所示，提供半导体衬底104并且在半导体衬底104的像素区域103中形成多个光电探测器120。例如，半导体衬底104可以是或包括单晶硅、外延硅、锗、硅锗、绝缘体上硅(SOI)衬底、另一半导体材料、前述材料的任意组合等。在一些实施例中，半导体衬底104具有第一掺杂类型(例如，p型)。在各个实施例中，每个光电探测器120包括半导体衬底104的具有与第一掺杂类型(例如p型)相反的第二掺杂类型(例如n型)的区域。在一些实施例中，可以通过选择性离子注入工艺来形成光电探测器120，该选择性离子注入工艺利用半导体衬底104的前侧表面104f上的掩模层(未示出)将离子选择性地注入到半导体衬底104中。
如图7的截面图700所示，在半导体衬底104的前侧表面104f中形成浅沟槽隔离(STI)结构118。例如，STI结构118可以是或包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅、另一合适的介电材料或前述材料的任意组合。在各个实施例中，形成STI结构118的方法包括：图案化半导体衬底104的前侧表面104f以形成延伸到前侧表面104f中的沟槽；在沟槽中沉积(例如，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化等)介电材料；以及对介电材料执行平坦化工艺(例如蚀刻工艺、化学机械平坦化(CMP)工艺等)。
如图8的截面图800所示，在半导体衬底104的前侧表面104f上形成多个像素器件112和互连结构102。在一些实施例中，每个像素器件112包括栅电极116和设置在栅电极116和半导体衬底104之间的栅极介电层114。在一些实施例中，用于形成像素器件112的工艺包括：在半导体衬底104上方沉积(例如，通过CVD、PVD、ALD等)栅极介电材料；在栅极介电材料上方沉积(例如，通过CVD、PVD、ALD、电镀、化学镀等)栅电极材料；以及图案化栅电极材料和栅极介电材料。
此外，互连结构包括互连介电结构106、多个导线108和多个导电通孔110。在各个实施例中，可以通过一个或多个沉积工艺来形成互连介电结构106，例如PVD工艺、CVD工艺、ALD工艺或另一合适的生长或沉积工艺。在一些实施例中，可以通过一个或多个沉积工艺、一个或多个图案化工艺、一个或多个平坦化工艺、一些其他合适的工艺，或前述工艺的任意组合来形成多个导线108和/或多个导电通孔110。例如，可以通过一个或多个单镶嵌工艺、一个或多个双镶嵌工艺、其他制造工艺或前述工艺的任意组合来形成多个导线108和多个导电通孔110。
如图9的截面图900所示，在半导体衬底104的背侧表面104b上沉积钝化层130，并且在钝化层130上沉积第一介电层202。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或另一合适的生长或沉积工艺来沉积钝化层130和第一介电层202。在一些实施例中，钝化层130包括高k介电材料并且第一介电层202包括具有比钝化层130低的介电常数的氧化物(例如二氧化硅)。
如图10的截面图1000所示，在第一介电层202上沉积第二介电层204。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或另一合适的生长或沉积工艺来沉积第二介电层204。在进一步的实施例中，对第二介电层204执行平坦化工艺(例如，CMP工艺)，以使得第二介电层204的顶表面是基本上平坦的。在更进一步的实施例中，第二介电层204的厚度大于第一介电层202的厚度并且大于钝化层130的厚度。
如图11的截面图1100所示，对半导体衬底104的背侧表面104b执行图案化工艺以形成延伸到背侧表面104b中的隔离开口1102。在一些实施例中，图案化工艺包括：在第二介电层204上方形成掩模层(未示出)；根据掩模层蚀刻(例如，通过干蚀刻工艺、湿蚀刻工艺等)半导体衬底104；以及去除掩膜层。
如图12的截面图1200所示，在半导体衬底104上方沉积第一衬垫层124从而加衬隔离开口1102，以及在第一衬垫层124上方沉积第二衬垫层126。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来分别沉积第一衬垫层124和第二衬垫层126。例如，第一衬垫层124可以是或包括高k介电材料，例如氧化铝、氧化铪、氧化钛、另一高k介电材料、另一介电材料或前述材料的任意组合。例如，第二衬垫层126可以是或包括二氧化硅、另一合适的介电材料等。
如图13的截面图1300所示，在第二衬垫层126上方和隔离开口(图12的1102)内沉积沟槽填充层128。在各个实施例中，通过CVD工艺、PVD工艺、ALD工艺、电镀、化学镀或其他合适的生长或沉积工艺来在第二衬垫层126上方沉积沟槽填充层128。例如，沟槽填充层128可以是或包括多晶硅、掺杂的多晶硅、诸如钨、铝的金属、另一金属材料或前述材料的任意组合。在一些实施例中，在沉积沟槽填充层128之前，可以执行毯式蚀刻工艺以去除设置在第二介电层204的顶表面上的第二衬垫层126和/或第一衬垫层124的部分(未示出)。在各个实施例中，在毯式蚀刻工艺之后，第一衬垫层和第二衬垫层124、126的顶表面与第二介电层204的顶表面对准(例如，如图2所示)。
如图14的截面图1400所示，执行去除工艺以从第二介电层204上方去除多余的材料，从而形成延伸到半导体衬底104中的隔离结构122。在一些实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行蚀刻工艺以从第二介电层204上方去除多余的材料。在各个实施例中，蚀刻工艺包括干蚀刻、毯式蚀刻等。蚀刻工艺可以过蚀刻并去除第二介电层204的至少部分。在更进一步的实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行CMP工艺，直到到达第二介电层204的顶表面。在各个实施例中，隔离结构122的顶表面与第二介电层204的顶表面共面。此外，执行去除工艺以使得隔离结构122包括在半导体衬底104之上延伸并且具有高度h1的上部部分122up。在各个实施例中，隔离结构122的上部部分122up的高度h1在约800埃至约1300埃的范围内，在约800埃至约1050埃的范围内，在约1050埃至约1300埃的范围内、或一些其他合适的值。在更进一步的实施例中，隔离结构122的高度ht小于半导体衬底104的高度hs。
如图15的截面图1500所示，在隔离结构122上方沉积第三介电层206，以及执行图案化工艺以在半导体衬底104的外围区域105中形成开口1502。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来沉积第三介电层206。在各个实施例中，图案化工艺包括：在第三介电层206上方形成掩模层(未示出)；根据掩膜层执行蚀刻工艺(例如干蚀刻、湿蚀刻等)；以及去除掩膜层。开口1502暴露外围区域105中的半导体衬底104的背侧表面104b的部分。
如图16的截面图1600所示，在开口(图15的1502)内和外围区域105中的半导体衬底104的背侧表面104b上形成导电焊盘134。在一些实施例中，用于形成导电焊盘134的工艺包括在半导体衬底104上方和开口(图15的1502)内沉积(例如，通过CVD、PVD、ALD、电镀、化学镀等)导电材料、以及图案化导电材料。例如，导电焊盘134可以是或包括铝、铜、钛、钨、另一导电材料或前述材料的任意组合。在各个实施例中，沟槽填充层128包括第一金属材料并且导电焊盘134包括不同于第一金属材料的第二金属材料。
如图17的截面图1700所示，在第三介电层206和导电焊盘134上方形成第四介电层208，从而形成上部介电结构132。此外，在第四介电层208上形成多个微透镜136。上部介电结构132包括第一介电层202、第二介电层204、第三介电层206和第四介电层208。在一些实施例中，对第四介电层208执行平坦化工艺(例如，CMP工艺)，以使得上部介电结构132具有厚度t1。在一些实施例中，厚度t1为约4700埃，在约3000埃至约6000埃的范围内，或一些其他合适值。
图18至图25示出了形成图像传感器的方法的一些实施例的截面图1800至截面图2500，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。尽管参考方法描述了图18至图25中所示的截面图1800至截面图2500，但是应当理解，图18至图25中所示的结构不限于该方法，而是可以独立于该方法。此外，虽然图18至图25被描述为一系列动作，但是应当理解，这些动作不是限制性的，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略所示出和/或描述的一些动作。
如图18的截面图1800所示，在半导体衬底104的背侧表面104b上形成钝化层130、第一介电层和第二介电层204。在一些实施例中，图18的结构如图6至图10所示和/或所描述的那样形成。
如图19的截面图1900所示，对半导体衬底104的背侧表面104b执行图案化工艺以形成延伸到背侧表面104b中的隔离开口1902。在一些实施例中，图案化工艺包括：在第二介电层204上方形成掩模层(未示出)；根据掩模层蚀刻(例如，通过干蚀刻工艺、湿蚀刻工艺等)半导体衬底104；以及去除掩模层。在各个实施例中，执行图案化工艺直到到达STI结构118的顶表面。
如图20的截面图2000所示，在半导体衬底104上方沉积第一衬垫层124从而加衬隔离开口1902，以及在第一衬垫层124上方沉积第二衬垫层126。在一些实施例中，分别通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来沉积第一衬垫层124和第二衬垫层126。例如，第一衬垫层124可以是或包括高k介电材料，例如氧化铝、氧化铪、氧化钛、另一高k介电材料、另一介电材料或前述材料的任意组合。例如，第二衬垫层126可以是或包括二氧化硅、另一合适的介电材料等。
如图21的截面图2100所示，在第二衬垫层126上方和隔离开口(图20的1902)内沉积沟槽填充层128。在各个实施例中，通过CVD工艺、PVD工艺、ALD工艺、电镀、化学镀或其他合适的生长或沉积工艺来在第二衬垫层126上方沉积沟槽填充层128。例如，沟槽填充层128可以是或包括多晶硅、掺杂的多晶硅、诸如钨、铝的金属、另一金属材料或前述材料的任意组合。在一些实施例中，在沉积沟槽填充层128之前，可以执行毯式蚀刻工艺以去除设置在第二介电层204的顶表面上的第二衬垫层126和/或第一衬垫层124的部分(未示出)。在各个实施例中，在毯式蚀刻工艺之后，第一衬垫层和第二衬垫层124、126的顶表面与第二介电层204的顶表面对准(例如，如图2所示)。
如图22的截面图2200所示，执行去除工艺以从第二介电层204上方去除多余的材料，从而形成延伸到半导体衬底104中的隔离结构122。在一些实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行蚀刻工艺以从第二介电层204上方去除多余的材料。在各个实施例中，蚀刻工艺包括干蚀刻、毯式蚀刻等。蚀刻工艺可以过蚀刻并去除第二介电层204的至少部分。在更进一步的实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行CMP工艺，直到到达第二介电层204的顶表面。在各个实施例中，隔离结构122的顶表面与第二介电层204的顶表面共面。此外，执行去除工艺以使得隔离结构122包括在半导体衬底104之上延伸并且具有高度h1的上部部分122up。在各个实施例中，隔离结构122的上部部分122up的高度h1在约800埃至约1300埃的范围内，在约800埃至约1050埃的范围内，在约1050埃至约1300埃的范围内、或一些其他合适的值。在更进一步的实施例中，隔离结构122的高度ht小于半导体衬底104的高度hs。
如图23的截面图2300所示，在隔离结构122上方沉积第三介电层206，以及执行图案化工艺以在半导体衬底104的外围区域105中形成开口2302。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来沉积第三介电层206。在各个实施例中，图案化工艺包括：在第三介电层206上方形成掩模层(未示出)；根据掩膜层执行蚀刻工艺(例如干蚀刻、湿蚀刻等)；以及去除掩膜层。开口2302暴露外围区域105中的半导体衬底104的背侧表面104b的部分。
如图24的截面图2400所示，在开口(图23的2302)内和外围区域105中的半导体衬底104的背侧表面104b上形成导电焊盘134。在一些实施例中，用于形成导电焊盘134的工艺包括在半导体衬底104上方和开口(图23的2302)内沉积(例如，通过CVD、PVD、ALD、电镀、化学镀等)导电材料、以及图案化导电材料。例如，导电焊盘134可以是或包括铝、铜、钛、钨、另一导电材料或前述材料的任意组合。在各个实施例中，沟槽填充层128包括第一金属材料并且导电焊盘134包括不同于第一金属材料的第二金属材料。
如图25的截面图2500所示，在第三介电层206和导电焊盘134上方形成第四介电层208，从而形成上部介电结构132。此外，在第四介电层208上形成多个微透镜136。上部介电结构132包括第一介电层202、第二介电层204、第三介电层206和第四介电层208。在一些实施例中，对第四介电层208执行平坦化工艺(例如，CMP工艺)，以使得上部介电结构132具有厚度t1。在一些实施例中，厚度t1为约4700埃，在约3000埃至约6000埃的范围内，或一些其他合适值。
图26至图36示出了形成图像传感器的方法的一些实施例的截面图2600至截面图3600，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。尽管参考方法描述了图26至图36中所示的横截面图2600至截面图3600，但是应当理解，图26至图36中所示的结构不限于该方法，而是可以独立于该方法。此外，虽然图26至图36被描述为一系列动作，但是应当理解，这些动作不是限制性的，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略所示出和/或描述的一些动作。
如图26的截面图2600所示，在半导体衬底104内形成多个光电探测器120，以及在半导体衬底104的前侧表面104f上形成多个像素器件112和互连结构102。在一些实施例中，图26的结构如图6至图8所示和/或所描述的那样形成。
如图27的截面图2700所示，对半导体衬底104的背侧表面104b执行蚀刻工艺以在光电探测器120上方形成多个突起402。在一些实施例中，蚀刻工艺包括湿蚀刻、干蚀刻、另一合适的蚀刻或前述工艺的任何组合。在各个实施例中，蚀刻工艺包括：在背侧表面104b上方形成掩模层(未示出)；根据掩模层蚀刻(例如，通过干蚀刻工艺、湿蚀刻工艺等)半导体衬底104；以及去除掩模层。
如图28的截面图2800所示，在半导体衬底104的背侧表面104b上沉积钝化层130，并且在钝化层130上沉积第一介电层202。钝化层130和第一介电层202是通过共形沉积工艺沉积的，并且钝化层130和第一介电层202与突起402的形状一致。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或另一合适的生长或沉积工艺来沉积钝化层130和第一介电层202。在一些实施例中，钝化层130包括高k介电材料并且第一介电层202包括具有比钝化层130低的介电常数的氧化物(例如二氧化硅)。
如图29的截面图2900所示，在第一介电层202上沉积第二介电层204。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或另一合适的生长或沉积工艺来沉积第二介电层204。在进一步的实施例中，对第二介电层204执行平坦化工艺(例如，CMP工艺)，以使得第二介电层204的顶表面是基本上平坦的。在更进一步的实施例中，第二介电层204的厚度大于第一介电层202的厚度并且大于钝化层130的厚度。
如图30的截面图3000所示，对半导体衬底104的背侧表面104b执行图案化工艺以形成延伸到背侧表面104b中的隔离开口3002。在一些实施例中，图案化工艺包括：在第二介电层204上方形成掩模层(未示出)；根据掩模层蚀刻(例如，通过干蚀刻工艺、湿蚀刻工艺等)半导体衬底104；以及去除掩膜层。
如图31的截面图3100所示，在半导体衬底104上方沉积第一衬垫层124从而加衬隔离开口3002，并且在第一衬垫层124上方沉积第二衬垫层126。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来分别沉积第一衬垫层124和第二衬垫层126。例如，第一衬垫层124可以是或包括高k介电材料，例如氧化铝、氧化铪、氧化钛、另一高k介电材料、另一介电材料或前述材料的任意组合。例如，第二衬垫层126可以是或包括二氧化硅、另一合适的介电材料等。
如图32的截面图3200所示，在第二衬垫层126上方和隔离开口(图31的3002)内沉积沟槽填充层128。在各个实施例中，通过CVD工艺、PVD工艺、ALD工艺、电镀、化学镀或另一合适的生长或沉积工艺来在第二衬垫层126上方沉积沟槽填充层128。例如，沟槽填充层128可以是或包括多晶硅、掺杂的多晶硅、诸如钨、铝的金属、另一金属材料或前述材料的任意组合。在一些实施例中，在沉积沟槽填充层128之前，可以执行毯式蚀刻工艺以去除设置在第二介电层204的顶表面上的第二衬垫层126和/或第一衬垫层124的部分(未示出)。在各个实施例中，在毯式蚀刻工艺之后，第一衬垫层和第二衬垫层124、126的顶表面与第二介电层204的顶表面对准(例如，如图2所示)。
如图33的截面图3300所示，执行去除工艺以从第二介电层204上方去除多余的材料，从而形成延伸到半导体衬底104中的隔离结构122。在一些实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行蚀刻工艺以从第二介电层204上方去除多余的材料。在各个实施例中，蚀刻工艺包括干蚀刻、毯式蚀刻等。蚀刻工艺可以过蚀刻并去除第二介电层204的至少部分。在更进一步的实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行CMP工艺，直到到达第二介电层204的顶表面。在各个实施例中，隔离结构122的顶表面与第二介电层204的顶表面共面。此外，执行去除工艺以使得隔离结构122包括在半导体衬底104之上延伸并且具有高度h1的上部部分122up。在各个实施例中，隔离结构122的上部部分122up的高度h1在约800埃至约1300埃的范围内，在约800埃至约1050埃的范围内，在约1050埃至约1300埃的范围内、或一些其他合适值。在更进一步的实施例中，隔离结构122的高度ht小于半导体衬底104的高度hs。
如图34的截面图3400所示，在隔离结构122上方沉积第三介电层206，以及执行图案化工艺以在半导体衬底104的外围区域105中形成开口3402。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来沉积第三介电层206。在各个实施例中，图案化工艺包括：在第三介电层206上方形成掩模层(未示出)；根据掩膜层执行蚀刻工艺(例如干蚀刻、湿蚀刻等)；以及去除掩膜层。开口3402暴露外围区域105中的半导体衬底104的背侧表面104b的部分。
如图35的截面图3500所示，在开口(图34的3402)内和外围区域105中的半导体衬底104的背侧表面104b上形成导电焊盘134。在一些实施例中，用于形成导电焊盘134的工艺包括在半导体衬底104上方和开口(图34的3402)内沉积(例如，通过CVD、PVD、ALD、电镀、化学镀等)导电材料、以及图案化导电材料。例如，导电焊盘134可以是或包括铝、铜、钛、钨、另一导电材料或前述材料的任意组合。在各个实施例中，沟槽填充层128包括第一金属材料并且导电焊盘134包括不同于第一金属材料的第二金属材料。
如图36的截面图3600所示，在第三介电层206和导电焊盘134上方形成第四介电层208，从而形成上部介电结构132。此外，在第四介电层208上形成多个微透镜136。上部介电结构132包括第一介电层202、第二介电层204、第三介电层206和第四介电层208。在一些实施例中，对第四介电层208执行平坦化工艺(例如，CMP工艺)，以使得上部介电结构132具有厚度t1。在一些实施例中，厚度t1为约4700埃，在约3000埃至约6000埃的范围内，或一些其他合适值。
图37至图45示出了形成图像传感器的方法的一些实施例的截面图3700至截面图4500，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。尽管参考方法描述了图37至图45中所示的截面图3700至截面图4500，但是应当理解，图37至图45中所示的结构不限于该方法，而是可以独立于该方法。此外，虽然图37至图45被描述为一系列动作，但是应当理解，这些动作不是限制性的，因为在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略所示出和/或描述的一些动作。
如图37的截面图3700所示，在半导体衬底104的背侧表面104b上形成多个突起402，以及在多个突起402上方形成钝化层130、第一介电层202和第二介电层204。在一些实施例中，图37的结构如图26至图29所示和/或所描述的那样形成。
如图38的截面图3800所示，对半导体衬底104的背侧表面104b执行图案化工艺以形成延伸到背侧表面104b中的隔离开口3802。在一些实施例中，图案化工艺包括：在第二介电层204上方形成掩模层(未示出)；根据掩模层蚀刻(例如，通过干蚀刻工艺、湿蚀刻工艺等)半导体衬底104；以及去除掩膜层。在各个实施例中，执行图案化工艺直到到达STI结构118的顶表面。在更进一步的实施例中，执行图案化工艺以使得隔离开口3802的底部垂直地设置在STI结构118的顶表面之上(例如，如图11所示)(未示出)。
如图39的截面图3900所示，在半导体衬底104上方沉积第一衬垫层124从而加衬隔离开口3802，并且在第一衬垫层124上方沉积第二衬垫层126。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来分别沉积第一衬垫层124和第二衬垫层126。例如，第一衬垫层124可以是或包括高k介电材料，例如氧化铝、氧化铪、氧化钛、另一高k介电材料、另一介电材料或前述材料的任意组合。例如，第二衬垫层126可以是或包括二氧化硅、另一合适的介电材料等。
如图40的截面图4000所示，在第二衬垫层126上方和隔离开口(图39的3802)内沉积沟槽填充层128。在各个实施例中，通过CVD工艺、PVD工艺、ALD工艺、电镀、化学镀或另一合适的生长或沉积工艺来在第二衬垫层126上方沉积沟槽填充层128。例如，沟槽填充层128可以是或包括多晶硅、掺杂的多晶硅、诸如钨、铝的金属、另一金属材料或前述材料的任意组合。在一些实施例中，在沉积沟槽填充层128之前，可以执行毯式蚀刻工艺以去除设置在第二介电层204的顶表面上的第二衬垫层126和/或第一衬垫层124的部分(未示出)。在各个实施例中，在毯式蚀刻工艺之后，第一衬垫层和第二衬垫层124、126的顶表面与第二介电层204的顶表面对准(例如，如图2所示)。
如图41的截面图4100所示，执行去除工艺以从第二介电层204上方去除多余的材料，从而形成延伸到半导体衬底104中的隔离结构122。在一些实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行蚀刻工艺以从第二介电层204上方去除多余的材料。在各个实施例中，蚀刻工艺包括干蚀刻、毯式蚀刻等。蚀刻工艺可以过蚀刻并去除第二介电层204的至少部分。在又一实施例中，去除工艺包括对第一衬垫层124、第二衬垫层126和/或沟槽填充层128执行CMP工艺，直到到达第二介电层204的顶表面。在各个实施例中，隔离结构122的顶表面与第二介电层204的顶表面共面。此外，执行去除工艺以使得隔离结构122包括在半导体衬底104之上延伸并且具有高度h1的上部部分122up。在各个实施例中，隔离结构122的上部部分122up的高度h1在约800埃至约1300埃的范围内，在约800埃至约1050埃的范围内，在约1050埃至约1300埃的范围内、或一些其他合适值。在一些实施例中，隔离结构122的高度ht大于半导体衬底104的高度hs。在更进一步的实施例中，隔离结构122形成为使得隔离结构122的高度ht小于半导体衬底104的高度hs(例如，如图5D所示)。
如图42的截面图4200所示，在隔离结构122上形成金属栅格结构502。在一些实施例中，用于形成金属栅格结构502的工艺包括：在半导体衬底104的背侧表面104b上方沉积(例如，通过CVD工艺、PVD工艺、ALD工艺、电镀、化学镀等)金属材料；以及图案化金属材料。在进一步的实施例中，金属栅格结构502与隔离结构122同时形成，其中金属栅格结构502由图41的去除工艺限定并且金属栅格结构502和沟槽填充层128是单个连续的结构(例如，如图5C所示和/或描述的)。在更进一步的实施例中，执行图案化工艺以使得金属栅格结构502的中心在朝向半导体衬底104的外围区域105的方向上从隔离结构122的中心移动(例如，如图5B所示和/或描述的)。在各个实施例中，金属栅格结构502包括与沟槽填充层128相同的金属材料。
如图43的横截面图4300所示，在金属栅格结构502上方沉积第三介电层206，以及执行图案化工艺以在半导体衬底104的外围区域105中形成开口4302。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来沉积第三介电层206。在各个实施例中，图案化工艺包括：在第三介电层206上方形成掩模层(未示出)；根据掩模层执行蚀刻工艺(例如干蚀刻、湿蚀刻等)；以及去除掩模层。开口4302暴露外围区域105中的半导体衬底104的背侧表面104b的部分。
如图44的截面图4400所示，在开口(图43的4302)内和外围区域105中的半导体衬底104的背侧表面104b上形成导电焊盘134。在一些实施例中，用于形成导电焊盘134的工艺包括在半导体衬底104上方和开口(图43的4302)内沉积(例如，通过CVD、PVD、ALD、电镀、化学镀等)导电材料、以及图案化导电材料。例如，导电焊盘134可以是或包括铝、铜、钛、钨、另一导电材料或前述材料的任意组合。在各个实施例中，沟槽填充层128和/或金属栅格结构502包括第一金属材料并且导电焊盘134包括不同于第一金属材料的第二金属材料。
如图45的截面图4500所示，在第三介电层206和导电焊盘134上方形成第四介电层208，从而形成上部介电结构132。此外，在第四介电层208上形成多个微透镜136。上部介电结构132包括第一介电层202、第二介电层204、第三介电层206和第四介电层208。在一些实施例中，对第四介电层208执行平坦化工艺(例如，CMP工艺)，以使得上部介电结构132具有厚度t1。在一些实施例中，厚度t1为约4700埃，在约3000埃至约6000埃的范围内，或一些其他合适值。
图46示出了形成图像传感器的方法4600，该图像传感器包括在半导体衬底之上突出到上部介电结构中的隔离结构。尽管方法4600被示出和/或描述为一系列动作或事件，但是应当理解，该方法不限于所示出的顺序或动作。因此，在一些实施例中，这些动作可以以不同于所示出的顺序实施，和/或可以同时实施。此外，在一些实施例中，所示出的动作或事件可以细分为多个动作或事件，这些动作或事件可以在单独的时间或与其他动作或子动作同时实施。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在动作4602处，在半导体衬底内形成多个光电探测器。图6示出了对应于动作4602的一些实施例的截面图600。
在动作4604处，在半导体衬底的前侧表面上形成多个像素器件和互连结构。图8示出了对应于动作4604的一些实施例的截面图800。
在动作4606处，对半导体衬底的背侧表面执行蚀刻工艺以在半导体衬底中形成位于光电探测器上方的多个突起。图27示出了对应于动作4606的一些实施例的截面图2700。
在动作4608处，在半导体衬底的背侧表面上沉积第一介电层和第二介电层。图9和图10示出了对应于动作4608的各个实施例的截面图900和1000。图28和图29示出了对应于动作4608的一些实施例的截面图2800和2900。
在动作4610处，图案化第一介电层、第二介电层和背侧表面以在半导体衬底中形成隔离开口。图11示出了对应于动作4610的各个实施例的截面图1100。图19示出了对应于动作4610的一些实施例的截面图1900。图30示出了对应于动作4610的其他实施例的截面图3000。图38示出了对应于动作4610的进一步实施例的截面图3800。
在动作4612处，在隔离开口中形成第一衬垫层、第二衬垫层和沟槽填充层。图12和图13示出了对应于动作4612的各个实施例的截面图1200和1300。图20和图21示出了对应于动作4612的一些实施例的截面图2000和2100。图31和图32示出了对应于动作4612的其他实施例的截面图3100和3200。图39和图40示出了对应于动作4612的进一步实施例的截面图3900和4000。
在动作4614处，对第一衬垫层、第二衬垫层和沟槽填充层执行去除工艺以形成具有在半导体衬底的背侧表面之上延伸的上部部分的隔离结构。图14示出了对应于动作4614的各个实施例的截面图1400。图22示出了对应于动作4614的一些实施例的截面图2200。图33示出了对应于动作4614的其他实施例的截面图3300。图41示出了对应于动作4614的进一步实施例的截面图4100。
在动作4616处，在隔离结构上形成金属栅格结构，其中金属栅格结构直接接触沟槽填充层。图42示出了对应于动作4616的各个实施例的截面图4200。
在动作4618处，在隔离结构上方形成第三介电层。图15示出了对应于动作4618的各个实施例的截面图1500。图23示出了对应于动作4618的一些实施例的截面图2300。图34示出了对应于动作4618的其他实施例的截面图3400。图43示出了对应于动作4618的进一步实施例的截面图4300。
在动作4620处，在与多个光电探测器横向相邻的外围区域中的半导体衬底的背侧表面上形成导电焊盘。图16示出了对应于动作4620的各个实施例的截面图1600。图24示出了对应于动作4620的一些实施例的截面图2400。图35示出了对应于动作4620的其他实施例的截面图3500。图44示出了对应于动作4620的进一步实施例的截面图4400。
在动作4622处，在隔离结构和导电焊盘上方形成第四介电层。图17示出了对应于动作4622的各个实施例的截面图1700。图25示出了对应于动作4622的一些实施例的截面图2500。图36示出了对应于动作4622的其他实施例的截面图3600。图45示出了对应于动作4622的进一步实施例的截面图4500。
因此，在一些实施例中，本发明涉及图像传感器，该图像传感器包括设置在半导体衬底中的多个光电探测器和设置在半导体衬底中并且具有在半导体衬底的背侧表面之上突出的上部部分的隔离结构。
在一些实施例中，本申请提供了一种图像传感器，该图像传感器包括：设置在半导体衬底内的光电探测器；设置在半导体衬底的第一侧上的介电结构；以及从介电结构延伸到半导体衬底的第一侧中的隔离结构，其中隔离结构横向环绕光电探测器并且包括设置在半导体衬底的第一侧之上并且直接接触介电结构的侧壁的上部部分，并且其中隔离结构包括不同于介电结构的第二材料的第一材料。在实施例中，隔离结构包括沟槽填充层和设置在半导体衬底和沟槽填充层之间的第一衬垫层，其中，沟槽填充层包括第一材料并且第一衬垫层包括不同于第一材料的第三材料，其中，第一材料包括金属。在实施例中，第三材料不同于第二材料。在实施例中，隔离结构还包括设置在沟槽填充层和第一衬垫层之间的第二衬垫层，其中，第二衬垫层包括第二材料。在实施例中，图像传感器还包括置于隔离结构上并且直接接触隔离结构的顶表面的金属栅格结构。在实施例中，隔离结构的上部部分的高度大于金属栅格结构的高度。在实施例中，隔离结构的高度大于半导体衬底的高度。在实施例中，图像传感器还包括设置在介电结构和半导体衬底的第一侧之间的钝化层，其中，隔离结构的顶表面垂直地位于钝化层的顶表面之上。在实施例中，图像传感器还包括设置在半导体衬底的第一侧上方的介电结构内的金属反射器，其中，隔离结构的顶表面设置在金属反射器的上表面和下表面之间。
在一些实施例中，本申请提供了一种图像传感器，该图像传感器包括：设置在半导体衬底内的光电探测器，其中，半导体衬底包括与第二侧相对的第一侧；设置在半导体衬底的第一侧上的互连结构；设置在半导体衬底的第二侧上的介电结构；设置在介电结构内的金属栅格结构，其中，金属栅格结构从半导体衬底的第二侧垂直地偏移第一距离，其中，光电探测器在金属栅格结构的相对侧壁之间间隔开；以及设置在半导体衬底中的隔离结构，其中，隔离结构包括从半导体衬底的第二侧沿着第一距离连续地延伸到金属栅格结构的底表面的上部部分。在实施例中，隔离结构的上部部分的高度在约800埃至约1300埃的范围内。在实施例中，隔离结构包括沟槽填充层，其中，沟槽填充层和金属栅格结构包括第一金属材料。在实施例中，隔离结构还包括设置在沟槽填充层和半导体衬底之间的第一衬垫层以及设置在第一衬垫层和沟槽填充层之间的第二衬垫层，其中，第一衬垫层的顶表面和第二衬垫层的顶表面直接接触金属栅格结构的底表面。在实施例中，图像传感器还包括设置在半导体衬底的第二侧上的导电焊盘，其中，隔离结构的顶表面设置在导电焊盘的顶表面和下表表面之间，并且其中，导电焊盘包括不同于第一金属材料的第二金属材料。在实施例中，在沟槽填充层的顶表面和金属栅格结构的底表面之间不存在介电材料。在实施例中，图像传感器还包括设置在半导体衬底的第一侧中的浅沟槽隔离(STI)结构，其中，STI结构的顶表面直接接触隔离结构的底表面。
在一些实施例中，本申请提供了一种形成图像传感器的方法，该方法包括：在半导体衬底中形成光电探测器，其中，半导体衬底包括与背侧表面相对的前侧表面；在半导体衬底的前侧表面上形成互连结构；在半导体衬底的背侧表面上沉积第一介电层和第二介电层；以及形成延伸到半导体衬底的背侧表面中的隔离结构，其中，隔离结构包括垂直地设置在背侧表面之上并且接触第二介电层的侧壁的上部部分，其中，隔离结构包括不同于第二介电层的第二材料的第一材料。在实施例中，该方法还包括在半导体衬底的背侧表面上方形成金属栅格结构，其中，金属栅格结构直接接触隔离结构的顶表面，并且其中，金属栅格结构包括第一材料。在实施例中，该方法还包括在沉积第一介电层之前，图案化半导体衬底的背侧表面以在光电探测器上方形成多个突起。在实施例中，多个突起的高度小于隔离结构的上部部分的高度。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种图像传感器，包括：
光电探测器，设置在半导体衬底内；
介电结构，设置在所述半导体衬底的第一侧上；以及
隔离结构，从所述介电结构延伸到所述半导体衬底的所述第一侧中，其中，所述隔离结构横向环绕所述光电探测器并且包括设置在所述半导体衬底的所述第一侧之上并且直接接触所述介电结构的侧壁的上部部分，并且其中，所述隔离结构包括不同于所述介电结构的第二材料的第一材料。
2.根据权利要求1所述的图像传感器，其中，所述隔离结构包括沟槽填充层和设置在所述半导体衬底和所述沟槽填充层之间的第一衬垫层，其中，所述沟槽填充层包括所述第一材料并且所述第一衬垫层包括不同于所述第一材料的第三材料，其中，所述第一材料包括金属。
3.根据权利要求2所述的图像传感器，其中，所述第三材料不同于所述第二材料。
4.根据权利要求2所述的图像传感器，其中，所述隔离结构还包括设置在所述沟槽填充层和所述第一衬垫层之间的第二衬垫层，其中，所述第二衬垫层包括所述第二材料。
5.根据权利要求1所述的图像传感器，还包括：
金属栅格结构，置于所述隔离结构上并且直接接触所述隔离结构的顶表面。
6.根据权利要求5所述的图像传感器，其中，所述隔离结构的所述上部部分的高度大于所述金属栅格结构的高度。
7.根据权利要求5所述的图像传感器，其中，所述隔离结构的高度大于所述半导体衬底的高度。
8.根据权利要求1所述的图像传感器，还包括：
钝化层，设置在所述介电结构和所述半导体衬底的所述第一侧之间，其中，所述隔离结构的顶表面垂直地位于所述钝化层的顶表面之上。
9.一种图像传感器，包括：
光电探测器，设置在半导体衬底内，其中，所述半导体衬底包括与第二侧相对的第一侧；
互连结构，设置在所述半导体衬底的所述第一侧上；
介电结构，设置在所述半导体衬底的所述第二侧上；
金属栅格结构，设置在所述介电结构内，其中，所述金属栅格结构从所述半导体衬底的所述第二侧垂直地偏离第一距离，其中，所述光电探测器在所述金属栅格结构的相对侧壁之间间隔开；以及
隔离结构，设置在所述半导体衬底中，其中，所述隔离结构包括从所述半导体衬底的所述第二侧沿着所述第一距离连续地延伸到所述金属栅格结构的底表面的上部部分。
10.一种形成图像传感器的方法，所述方法包括：
在半导体衬底中形成光电探测器，其中，所述半导体衬底包括与背侧表面相对的前侧表面；
在所述半导体衬底的所述前侧表面上形成互连结构；
在所述半导体衬底的所述背侧表面上沉积第一介电层和第二介电层；以及
形成延伸到所述半导体衬底的所述背侧表面中的隔离结构，其中，所述隔离结构包括垂直地设置在所述背侧表面之上并且接触所述第二介电层的侧壁的上部部分，其中，所述隔离结构包括不同于所述第二介电层的第二材料的第一材料。
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