CN116546340A - 一种高速cmos像素探测器 - Google Patents
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Abstract
本发明涉及一种高速CMOS像素探测器，包括若干超级像素模块：每个超级像素模块包括N×M个超级像素单元阵列以及同时与N×M个超级像素单元连接的数字读出逻辑电路，超级像素模块之间通过异步控制逻辑进行数据输出；外围模块：至少包括依次连接的EoC模块、外围读出模块、外围数据传输模块，所述EoC模块与超级像素模块连接。本发明采用若干超级像素单元集成的结构，能够将串行稀疏读出方式提升为并行稀疏读出方式，大大提升读出速率，多个像素共享资源，缩小像素尺寸，本发明采用多层节点进行数据传输，能够摆脱基于列总线的全局读出架构，实现数据驱动的、去中心化的读出，提升读出效率，降低功耗，扩展性好。
Description
技术领域
本发明涉及半导体领域，尤其是涉及一种高速CMOS像素探测器。
背景技术
当前大多数实验的顶点探测器都采用硅像素探测器，分为 Hybrid和 MAPS 两种。Hybrid 像素探测器的特点是探测器的传感器部分与前端电子学部分是分离的，由金属球焊接在一起，制作工艺比较复杂昂贵。MAPS 使用硅外延层作为传感部分，和前端电子学在同一个芯片中实现，可以采用低成本的 CMOS 工艺实现低功耗、高速、低噪声的单片传感器。Hybrid 的另外一个缺点是比较厚，一般厚度在 200~250um 以上，而 MAPS 的厚度目前可以达到 50um 并且还能够进一步降低。对于顶点径迹探测器来说，MAPS 低物质量的特点可以减小粒子在半导体中的多次散射效应，减轻粒子因散射而偏离入射方向和降低能量损失。下一代顶点探测器还将进一步减小像素的尺寸，不仅可以获得更好的位置分辨率，还可以在高粒子率下保持低的像素占用率，减轻像素击中的堆积问题。然而Hybrid 芯片的像素尺寸被金属球焊接工艺所限制。
近年来 MAPS被广泛应用于数码相机、摄像机、原子核与粒子物理、天体物理、宇宙线科学、医学成像等各个领域。三阱工艺和四阱工艺的使用，解决了前端电路不能使用PMOS 的问题，使像素内可以设计相对复杂的信号处理电路和稀疏读出架构，提升了读出速度、降低了功耗。近几年， MAPS 芯片不断采用更新的深亚微米 CMOS 工艺，以增强芯片的耐辐射能力。并且在 CMOS 工艺上利用高阻外延层和衬底高压偏置实现了具有敏感区耗尽的 DMAPS（Depleted MAPS）。DMAPS 通过漂移收集电荷，而不是扩散，使 MAPS 的耐辐射能力得到了极大的提高。然而为了满足未来实验的要求，除了耐辐射能力，MAPS 的读出速度仍需要进一步的提高。
目前国际上最先进的 MAPS 芯片是用于 STAR 实验的 ULTIMATE芯片、用于ALICE 实验的 ALPIDE芯片、将用于 ATLAS 实验 ITk 升级的 Monopix芯片。ULTIMATE 采用的是传统的 Rolling-Shutter 卷帘快门的读出架构来输出像素是否击中的二值信息。它以 928×960 的像素阵列（20.7μm 间距）实现了185.6μs 的积分时间和 130 mw/cm2的功率密度。对于给定的时钟频率，卷帘快门的积分时间取决于像素阵列的行数。通过增加列级鉴别器的数目，采用多行并行读出可以减少帧读出时间。然而，在像素阵列内部没有任何类型的数据压缩的情况下，这样的帧读出时间的减少伴随着功率消耗的增加。ALPIDE 和Monopix 在像素阵列中都采用了数据驱动的稀疏读出架构，只读取被击中的像素。这种架构对于击中像素占用率非常低的高能物理实验来说效率非常高，不仅缩短了读出时间，还降低了读出功耗。其中 ALPIDE 是基于优先级仲裁树的双列数据总线读出 架构输出击中像素的地址，双列里面的击中像素的地址信息根据层次化结构的仲裁树，依次通过地址总线传输到列的底部 EoC（End of Column）。并且 ALPIDE 的仲裁结构和地址总线是一种紧“耦合”，每个层次的仲裁结果就是每个层次的地址总线输出结果。ALPIDE 以 512×1024的像素阵列（28μm 间距）实现了低于 10μs 的积分时间和 40 mw/cm2[5]的功率密度。Monopix 的原型芯片则是基于 Token-ring 令牌环仲裁的双列数据总线读出架构输出击中像素的地址，以及击中的到达和结束时间。由于还需要输出时间信息，Monopix 没有采用仲裁和地址总线紧“耦合”的优先级树结构。其双列内的像素根据链式的令牌仲裁，依次通过总线将地址和时间传输到列的底部。还有一些先进的 MAPS 芯片是为 CEPC 预研制的一系列顶点探测器原型芯片，包括某硅像素实验室研制的 MIC4芯片。MIC4 与 ALPIDE 采用同样的工艺，其像素阵列为 128×64， 像素间距为 25 μm。为了满足 CEPC 应用的高空间分辨率要求，MIC4 的读出架构在 ALPIDE 的基础上进行了优化。其采用了链式仲裁和优先级树型仲裁结合的列总线的读出方式输出击中像素的地址。MIC4 的阵列分为很多超级像素，每个超级像素有 8×8 个像素。超级像素内部采用链式仲裁和地址投影方案。每个超级像素使用二维投影（X 和 Y 方向）来标识每个命中像素的地址。与优先级仲裁树相比，该方案像素内没有优先级编码逻辑，因此像素更小。考虑到链式仲裁传 输延迟对读出速度的影响，链的长度不应太长。因此，超级像素之间的仲裁采用了具有层次结构的优先级树。树形结构可以减少线路长度，从而减小线路的电容负载，相对于链式结构其动态功耗较低、读出速度相对较快。
总的来说 ALPIDE、Monopix 和 MIC4 都根据各自应用的需求采用了不同的稀疏读出方式，相对于 ULTIMATE 全像素扫描的传统卷帘快门读出方式来说，由于只读取击中的像素，大大压缩了数据量，从而缩减了读出时间并降低了功耗。然而目前这些读出架构仍然不能满足下一代高击中速率的粒子物理实验的需求，需要进一步的提高读出架构的速率。
通过对当前世界上最先进的 MAPS 芯片的研究，以及申请人在设计 MIC4 芯片中积累的经验，发现目前这些芯片的数据驱动读出架构仍有很大的优化空间来提高读出速率。
首先，目前的读出架构通过仲裁的方式将击中像素按照一定的顺序一个一个的读到芯片阵列的底部，再由外围模块处理。本质上是一种串行读出架构，一次读取过程只能读出一个击中像素的信息，大大限制了读出速率。
其次，目前的架构在读出每个击中像素时，都需要该像素与列底部模块之间进行信息的交互。本质上是一种全局的读出架构，交互过程需要信号在芯片上跨越很长的距离，电容负载比较大，不仅限制了读出频率还增大了功耗。特别是当采用更新的 CMOS 工艺时，片上连线延迟不会像门延迟那样减小。并且深亚微米 CMOS 工艺使像素电路的功能密度不断提升，给新型读出架构的发展创造了机遇。
然而，超级像素并行稀疏读出技术是将像素阵列分成很多超级像素，每个超级像素由多个像素组成。超级像素尺寸可以是 2×2 或者 2×4 或者 2×8 或者 3×3 或者 4×4 等等。超级像素内的每个像素将共享一套数字读出逻辑电路。当超级像素内有像素被击中时，超级像素中击中像素的形状信息（HitMap）数据会通过稀疏读出电路一次性并行读出。例如，对于 2×4 的超级像素会有 8 比特的数据来标识超级像素的击中像素分布情况。这种基于超级像素的并行稀疏读出技术，不仅将读出速率提升好几倍，而且还进一步压缩了需要读出的数据。因为它利用了像素探测器中击中像素团（Hit pixel cluster）的聚集特性，使击中像素团的所有像素共用一个地址信息。此外，通过超级像素中的所有像素共用一套数字读出逻辑，还可以进一步缩小像素的尺寸。
基于节点的分布式列读出架构技术摆脱了基于列总线的全局读出架构，每个超级像素都包含一个读出数据节点，每个节点接收本地超级像素来的数据或者前一个节点的数据。数据节点相互本地通信，并通过节点中的寄存器在列中向下传播数据。这种方案完全是数据驱动的、去中心化的，这意味着不需要全局控制器启动节点之间的数据传输。仅当有有效数据要传输时，节点才会开始数据传输。这也意味着，当击中像素分布不均匀时，如果存在具有较高输入数据速率的节点，且下一个节点具有较低输入速率时，它们可以将该数据快速发送到下一个节点。在这种情况下，结构中的节点充当分布式数据缓冲。从列的顶部到底部没有像总线一样的直接连接，并且多个数据可以同时在不同的节点之间移动。相对于总线结构，这种类似“流水线”的结构将读出速率大幅的提升。而且，基于节点的结构对于像素阵列的增大具有很好的可扩展性。特别是转移到更新的 CMOS 工艺时，连线延迟虽然会增加，但更紧密放置的节点缓解了这个缺点，而且逻辑门延迟将大大减小，使其可以工作在更高的频率。
基于异步电路的无时钟技术和基于节点的列读出架构技术的结合，可以带来很多好处。异步电路近年来在类脑计算芯片和 AI 芯片领域发展比较快。异步电路是没有全局时钟的，前后级通过发送握手信号直接告知对方能否接收数据。它采用数据和控制信号捆绑在一起的机制（Bundled-data），而其中控制信号则起到了在同步电路中时钟信号所起的作用。同步电路的最小时钟周期必须保证电路在信号传输的最差情况下仍然能正确工作，所以整体性能被最差的点限制。而异步设计中，每一级完成操作的时间只和本级相关，整体性能是平均的结果，因此可能在整体上超过同步电路。异步电路还可以在温度、电压等条件发生变化导致电路延时变大的时候“自动”降低速度，而不会发生功能错误。异步电路还有一个重要的好处就是低功耗，因为在没有数据发生变化的时候，异步电路是不工作的，这非常适合像素芯片中数据驱动的读出架构。并且省去了像素阵列中非常耗电的全局时钟分布网络和设计复杂全局时钟网络所需的时间。低功耗意味着探测器不需要复杂的冷却机制，进一步降低了探测器的物质量。像素阵列中没有时钟网络的分布还极大的降低了数字电路对模拟前端的噪声。虽然异步电路需要额外的面积来实现握手控制电路，但随着 MAPS 逐步转向更新的 CMOS 工艺将带来芯片功能密度的提升，这一问题将得到解决。
发明内容
基于以上现有技术存在的问题，本发明首次在 MAPS 像素芯片中提出了采用基于超级像素的并行稀疏读出技术、基于节点的分布式列读出架构技术、基于异步电路的无时钟技术来提升像素芯片的性能。
本发明的上述技术问题主要是通过下述技术方案得以解决的：
一种高速CMOS像素探测器，包括
若干超级像素模块：每个超级像素模块包括N×M个超级像素单元阵列以及同时与N×M个超级像素单元连接的数字读出逻辑电路，超级像素模块之间通过异步控制逻辑进行数据输出；
外围模块：至少包括依次连接的EoC 模块、外围读出模块、外围数据传输模块，所述EoC 模块与超级像素模块连接。
作为优选，数字读出逻辑电路包括：
HitMap 缓存：用于缓存被击中超级像素单元的击中信息；
读出节点：用于将HitMap缓存中的数据以及超级像素的行地址传输到像素阵列外(底部)。
像素阵列底部是外围电路模块，包括EoC 模块、外围读出模块、外围数据传输模块，用于接收像素阵列传出来的数据，并对数据进行处理。像素阵列传来的数据首先由EoC模块接收，再交给外围读出模块进行数据处理，最后由外围数据传输模块将数据传出像素芯片。
配置逻辑：用于配置超级像素中像素单元。
配置像素内部的开关，比如：（1）像素屏蔽开关，打开或关闭某个像素对信号的响应；（2）像素测试激励开关，打开或关闭某个像素的测试激励信号使能开关。
作为优选，读出节点至少包括异步控制逻辑电路，包括
若干寄存器：用于存储多路选择器的输出数据；
多路选择器：选择节点中超级像素单元产生的数据或者来自前一节点的超级像素单元数据进行输出；
仲裁器：用于控制多路选择器的选择。
这里具体的实现形式采用了异步控制逻辑电路，也可以采用同步控制逻辑实现所述的“基于超级像素并行、分布式、稀疏读出技术”。
单个寄存器本身没有“移位”的属性，移位寄存器是多个寄存器组成的一种线性结构，数据可以沿着线性结构移动，所以称为移位寄存器。本专利的技术中，数据也是在多个节点构成的结构中移动，类似“移位寄存器”的特性。但每个节点采用了多路选择器和仲裁器，使得结构不完全是线性的，数据可以在某个中间节点直接注入，而移位寄存器只能在起始点注入数据。
作为优选，当节点的两个输入其中之一有效时，仲裁器控制多路选择器将有效的输入传输至寄存器；当节点的两个输入都有效时，仲裁器控制多路选择器优先传输本地超级像素产生的数据。
作为优选，每个超级像素单元包括依次连接的
感应二极管：用于收集击中时产生感应信号；
模拟前端电路，用于将感应二极管产生的小信号进行放大、成形以及数字化，当超级像素中有像素被击中时，超级像素中所有像素单元的击中信息会被写入 HitMap 缓存。
作为优选，仲裁器采用本地仲裁算法进行数据控制选取，具体包括：
加权轮询算法：每发生 t 次冲突，本地超级像素就被授予对数据节点的访问权。这意味着列中的每个仲裁器使用数据节点的地址进行加权。
或最长等待优先算法：每个数据节点还必须存储每个包的等待时间。只有在发生冲突的情况下，等待计数器才会递增。等待时间较长的包获取节点的访问权。
或最早单元优先算法：比较两个包之间的时间戳，并且始终选择最小的包。
作为优选，每个超级像素模块的读出节点相互本地通信，并通过读出节点中的寄存器在列中向下传播数据，传输数据时，设置具有至少两层层次结构的基于节点的读出架构，具体是：
第一节点层：包括至少两个超级像素模块的读出节点，第一节点层输出为第一节点层输出；
第二节点层：有若干第一节点层输出构成；
作为优选，每个超级像素模块的读出节点基于异步四相握手协议进行数据通讯，具体包括
发送端先发数据并且请求信号(Req)信号置为高电平；
接收端接收到数据并同时将应答信号(Ack)置为高电平；
发送端接收到应答(Ack)信号后将请求信号(Req)置为低电平；
接收端在请求信号(Req)转为低电平之后，将应答信号(Ack)置为低电平。
作为优选，外围模块中，
EoC 模块：用于与列握手，从列接收数据包，并存储在FIFO 中，然后将数据同步到外围时钟域。EoC 模块向每个包添加一个超级像素列的地址，供以后识别。
外围读出模块：用于读取每列的 EoC 模块中的数据，并交给外围数据传输模块。
外围数据传输模块：用于将外围读出模块发送来的数据进行组帧、编码，然后并串转换再高速输出。
作为优选，外围模块中，
慢控制和命令解码器：用于接收来自芯片外的数据并完成解析，然后根据解析出来的信息实现寄存器配置。
配置寄存器：用于配置芯片中电路的工作状态
因此，本发明具有如下优点：1.采用若干超级像素单元集成的结构，能够将串行稀疏读出方式提升为并行稀疏读出方式，大大提升读出速率，多个像素共享资源，缩小像素尺寸。2.采用多层节点进行数据传输，能够摆脱基于列总线的全局读出架构，实现数据驱动的、去中心化的读出，提升读出效率，降低功耗，扩展性好。
附图说明
图1是本发明的线性节点列读出架构图；
图2是本发明的具有两层结构的层次化节点列读出架构图；
图3是本发明的异步电路结构图；
图 4（a）是Muller-C 单元结构图；
图 4（b）是Muller 流水线结构图；
图 5（a）是四相协议流水线异步电路图；
图 5（b）是二相协议流水线异步电路
图6是异步读出架构的像素探测器芯片结构图。
具体实施方式
下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。
实施例：
下面详细介绍本实施例中涉及的新型高速CMOS像素探测器的设计和实现过程。
一、硬件部分。本发明主要包括超级像素和外围模块。
（1）超级像素设计与实现。
超级像素通常包含多个像素单元和多个像素单元共用的逻辑电路，其中共用的电路包括：HitMap 缓存、读出节点和配置逻辑。每个像素单元中集成了感应二极管和模拟前端电路，其中感应二极管用于收集击中时产生感应信号，模拟前端负责将感应二极管产生的小信号进行放大、成形以及数字化。当超级像素中有像素被击中时，超级像素中所有像素单元的击中信息会被写入 HitMap 缓存，同时复位模拟前端以便像素单元响应下一次击中。只要HitMap 缓存还有空余就可以立即处理下一次击中事件，极大的减少了死时间。通过读出节点将HitMap缓存中的数据以及超级像素的行地址传输到像素阵列外(底部)。配置逻辑完成超级像素中像素单元的配置。
（a）HitMap 缓存深度的优化。在高能物理实验应用中，像素的击中速率服从泊松分布。当像素瞬时击中速率较高时，为了缓解击中堆积问题，HitMap 缓存越大越好。然而过大的缓存会导致像素面积的增大。列读出速率的提高则可以降低 HitMap 缓存大小的要求。因此，需要根据像素的击中速率、超级像素列的读出速率进行系统的设计，找出 HitMap缓存的最优深度。
（b）超级像素尺寸的优化。超级像素尺寸指的是其在横向和纵向两个维度上分别有几个像素。通过增大超级像素的尺寸，原则上一方面可以提高读出击中像素的并行性；一方面还可以让更多的击中像素共享地址信息，压缩数据量。但是这需要根据应用中击中像素群（hit pixel cluster）的大小来做优化，过大的超级像素尺寸反而会浪费并行带宽，增大无效数据量，降低效率。增大超级像素的尺寸还可以减少列中读出数据节点的总数，从而减少数据传输到列底部需要的时间，但是也会增加节点之间信号传输的距离，增大信号线的负载。增大超级像素的尺寸还可以让更多的像素共享读出逻辑，减少硬件开销，缩小像素的面积。
（2）外围模块设计与实现。
外围的主要模块有 EoC 模块、外围读出模块、外围数据传输模块、慢控制和命令解码器以及配置寄存器等，其它跟读出无关的外围模拟模块都采用本单位成熟的方案实现，比如 DAC、带隙基准源等。外围数字模块与列读出架构不同，将采用时钟驱动的同步电路。
（a）EoC 模块设计。EoC 模块负责与列握手，从列接收数据包，并存储在FIFO 中，然后将数据同步到外围时钟域。EoC 模块向每个包添加一个超级像素列的地址，供以后识别。
（b）外围读出模块设计。外围读出模块负责读取每列的 EoC 模块中的数据，并交给外围数据传输模块。为了适应阵列的高读出速率，外围读出电路也需提高速率。拟设计的外围模块中的数据读出电路结构类似于列读出架构，但是采用同步设计，且每个节点包含一个 FIFO 而不是寄存器。这使得无阻塞地在每个时钟周期发送和接收数据包成为可能。并且采用多组读出结构交织的读取 EoC 模块。比如偶数列和奇数列 EoC 各使用一套读出结构。这样可以将像素阵列来的数据流量更均匀的分配到多个读出结构中，避免少数读出结构过于拥塞。
（c）外围数据传输模块设计。外围数据传输模块负责将外围读出模块发送来的数据进行组帧、编码，然后并串转换再高速输出。组帧器会在数据中添加一个固定的帧头，用于在接收器侧进行帧同步，以及一个校验码，用于在接收器侧进行数据校验。每个数据包都经过扰码器进行编码。扰码器可以在不增加额外的数据空间的前提下让数据获得更好的直流平衡属性，接收器也可以从中恢复时钟。拟设计的外围数据传输模块将使用多条串行数据传输通道输出芯片产生的数据。每条传输通道都包含一个组帧器、扰码器和并串转换器。由一个交叉开关模块负责将外围读出模块发送来的数据映射到任何串行数据传输通道。这样做的好处是，如果不需要利用整个带宽，则可以关闭任何通道以降低功耗。
二、数据传输部分。
（1）基于节点的分布式列读出架构设计。
如前文所述，每个超级像素都包含一个数据读出节点。每个节点都由寄存器、多路选择器和仲裁器等电路构成。多路选择器选择每个节点的其中一个数据输入，本地超级像素产生的数据或者来自前一节点的数据发送至节点中的寄存器。该寄存器用于存储多路选择器输出的数据。节点中的仲裁器用于控制多路选择器的选择。仲裁器的工作过程如下：当节点的两个输入其中之一有效时，仲裁器控制多路选择器将有效的输入传输至寄存器；当节点的两个输入都有效时，仲裁器控制多路选择器优先传输本地超级像素产生的数据。节点利用多路选择器和仲裁器来选择优先传输的数据。数据节点相互本地通信，并通过节点中的寄存器在列中向下传播数据。基于节点的分布式列读出架构包括：
（a）仲裁算法。如图 1 所示，对于线性节点列读出架构，每个节点产生的数据都需要通过下方的一系列节点传输到列底部。越靠近底部，节点的数据负载就越大。在这种不对称的拓扑结构中，如果在局部每个节点对本地超级像素数据和前级节点数据给予同等的优先级，反而会在总体上产生不公平的仲裁。因为这样会使列最底部的超级像素优先级为 1/2，第二靠近底部的超级像素优先级为 1/4，最顶部的第 n 个超级像素的优先级为 1/2n。不公平的仲裁会导致击中数据的拥塞，到达列底部的延迟将增大。为了使每个超级像素在全局上尽可能公平的仲裁，需要对节点的本地仲裁算法进行研究。比如加权轮询算法Weighted Round-Robin (WRR)、最长等待优先算法 Longest-Wait-First (LWF)、最早单元优 先算法 Oldest-Cell-First (OCF)等。在 WRR 中，每发生 t 次冲突，本地超级像素就被授予对数据节点的访问权。这意味着列中的每个仲裁器使用数据节点的地址进行加权。在 LWF 中，每个数据节点还必须存储每个包的等待时间。只有在发生冲突的情况下，等待计数器才会递增。等待时间较长的包获取节点的访问权。在 OCF 中，比较两个包之间的时间戳，并且始终选择最小的包。需要研究不同仲裁算法对读出架构性能的影响，包括速率、延迟以及开销。
（b）层次化节点列读出架构。对于线性节点架构，列中的节点越多，数据传输延迟就越大。为了减少固定的、非基于拥塞的延迟，特别是当像素阵列较大时，可以使用节点分组来创建层次结构，其中最长的节点链不再由结构中的节点总数决定。这也减少了将数据从结构中传送出去所需的操作次数，降低了功耗。图 2 显示了具有两层层次结构的基于节点的读出架构。每个节点都有一个与图 1 所示类似的结构。节点的仲裁算法同样影响层次节点架构的读出延迟。不同的是，层次结构中每一层节点上的算法可以彼此独立地选择。
（2）采用异步电路实现列读出架构电路。
在本发明中，采用异步电路设计实现节点分布式列读出架构，以降低像素阵列的功耗和噪声。因此需要首先进行异步电路设计，在此基础上基于 CMOS 工艺实现节点分布式列读出电路。异步电路设计包括：
（a）握手协议。通常，异步电路的结构如图 3 所示。由于异步电路中没有一个统一的时钟，大家通过前后级直接发送握手信号（Request 和Acknowledge）来保证数据传输的正确性。因此，握手是异步电路设计的核心。目前异步电路中的握手协议主要有四相协议和二相协议。在四相握手协议中，发送端先发数据并且请求信号(Req)信号置为高电平，然后接收端接收到数据并同时将应答信号(Ack)置为高电平，之后发送端接收到应答(Ack)信号后将请求信号(Req)置为低电平，最后接收端在请求信号(Req)转为低电平之后，也将应答信号(Ack)置为低电平。四相协议中标志通信过程的是电平值，每次通信过程需要 Req 和Ack 都“归零”，有不必要的时间和功耗浪费。两相协议避免了这种情况，它关注的是电平的跳变。在两相握手协议中，Req信号的单次翻转(1—>0或0 –>1 )表示请求，然后Ack信号的单次翻转(1—>0或0 –>1 )表示对请求信号的应答。原则上讲两相协议比四相协议速度快、功耗低，但需要综合考虑两种协议具体实现所需的硬件开销和引入的功耗。因此，本发明需要研究不同握手协议对读出架构性能、开销、功耗产生的影响。
异步控制逻辑电路。在异步电路中 Muller-C 是实现握手协议控制的基本单元（简称 C 单元）。图 4（a）展示了 C 单元的门级、晶体管级电路和符号。C 单元是一种状态保持元件，类似于异步置位复位的锁存器。当 C 单元所有输入都为 0 时输出为 0，而当所有输入为 1 时输出为 1，而对于其他的输入组合，输出保持不变。基于 C 单元和反相器组成的 Muller 流水线结构用于传递握手信号，如图 4（b）所示。C 单元对应了流水线的每一个流水级，用于同步来自上级的请求信号和来自下一级的应答信号，并将请求无毛刺地传递下去。需要强调的是，本方案目前采用了四相握手，可替换方案为两相握手。本方案中使用的四相握手协议异步电路控制逻辑结构如图4(b)所示，包含muller-C单元以及反相器。
本方案的异步电路的详细结构具体包括
(a)握手控制逻辑同图4(b)所示的Muller流水线。
(b)组合逻辑电路，即是图1中的仲裁器和多路选择(图1中黄色的六边形)。
(c)寄存器(Rn)，即是电平锁存器(图5(a)中的Latch)。
图 5（a）和图 5（b）展示的是异步电路实现的移位寄存器。通过在两级流水线之间加入组合逻辑就可以扩展成各种功能电路。其中，图 5（a）使用的是四相协议，图 5（b）使用的是二相协议。二相电路实现中，利用的是控制信号的跳变，需要在电路中引入特殊的捕获—通过(capture-pass)锁存器：跳变交替出现在锁存器 C 输入端和P 输入端，引起锁存器在捕获模式与通过模式之间的交替切换。捕获—通过锁存器比普通锁存器的实现需要更多的硬件开销。本发明将基于 C 单元、Muller 流水线等基本结构分别实现读出架构的四相、二相异步电路。综合比较读出速率、延迟、功耗和面积。
本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。
Claims (10)
1.一种高速CMOS像素探测器，其特征在于，包括
若干超级像素模块：每个超级像素模块包括N×M个超级像素单元阵列以及同时与N×M个超级像素单元连接的数字读出逻辑电路，超级像素模块之间通过异步控制逻辑进行数据输出；
外围模块：至少包括依次连接的EoC 模块、外围读出模块、外围数据传输模块，所述EoC模块与超级像素模块连接。
2.根据权利要求1所述的高速CMOS像素探测器，其特征在于，数字读出逻辑电路包括
HitMap 缓存：用于缓存被击中超级像素单元的击中信息；
读出节点：用于将HitMap缓存中的数据以及超级像素的行地址传输到外围数据传输模块；
配置逻辑：用于配置超级像素中像素单元。
3.根据权利要求2所述的一种高速CMOS像素探测器，其特征在于，读出节点至少包括异步控制逻辑电路，包括
若干寄存器：用于存储多路选择器的输出数据；
多路选择器：选择节点中超级像素单元产生的数据或者来自前一节点的超级像素单元数据进行输出；
仲裁器：用于控制多路选择器的选择。
4. 根据权利要求3所述的一种高速CMOS像素探测器，其特征在于，当节点的两个输入其中之一有效时，仲裁器控制多路选择器将有效的输入传输至寄存器；当节点的两个输入都有效时，仲裁器控制多路选择器优先传输本地超级像素产生的数据。
5.根据权利要求4所述的一种高速CMOS像素探测器，其特征在于，每个超级像素单元包括依次连接的
感应二极管：用于收集击中时产生感应信号；
模拟前端电路，用于将感应二极管产生的小信号进行放大、成形以及数字化，当超级像素中有像素被击中时，超级像素中所有像素单元的击中信息会被写入 HitMap 缓存。
6.根据权利要求5所述的一种高速CMOS像素探测器，其特征在于，仲裁器采用本地仲裁算法进行数据控制选取，具体包括：
加权轮询算法：每发生 t 次冲突，本地超级像素就被授予对数据节点的访问权，这意味着列中的每个仲裁器使用数据节点的地址进行加权；
或最长等待优先算法：每个数据节点存储每个包的等待时间，且在发生冲突时等待计数器递增，等待时间长的包获取节点的访问权；
或最早单元优先算法：比较两个包之间的时间戳，始终选择最小的包。
7.根据权利要求6所述的一种高速CMOS像素探测器，其特征在于，每个超级像素模块的读出节点相互本地通信，并通过读出节点中的寄存器在列中向下传播数据，传输数据时，设置具有至少两层层次结构的基于节点的读出架构，具体是：
第一节点层：包括至少两个超级像素模块的读出节点，第一节点层输出为第一节点层输出；
第二节点层：由若干第一节点层输出构成。
8.根据权利要求7所述的一种高速CMOS像素探测器，其特征在于，每个超级像素模块的读出节点基于异步四相握手协议进行数据通讯，具体包括
发送端先发数据并且请求信号Req置为高电平；
接收端接收到数据并同时将应答信号Ack置为高电平；
发送端接收到应答信号Ack后将请求信号Req置为低电平；
接收端在请求信号Req转为低电平之后，将应答信号Ack置为低电平。
9.根据权利要求8所述的一种高速CMOS像素探测器，其特征在于，外围模块中，
EoC 模块：用于与列握手，从列接收数据包，并存储在FIFO 中，然后将数据同步到外围时钟域，EoC 模块向每个包添加一个超级像素列的地址，供以后识别；
外围读出模块：用于读取每列的 EoC 模块中的数据，并交给外围数据传输模块；
外围数据传输模块：用于将外围读出模块发送来的数据进行组帧、编码，然后并串转换再高速输出。
10.根据权利要求9所述的一种高速CMOS像素探测器，其特征在于，外围模块中，
慢控制和命令解码器：用于接收来自芯片外的数据并完成解析，然后根据解析出来的信息实现寄存器配置；
配置寄存器：用于配置芯片中电路的工作状态。
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