CN116545582A - 基于串行收发器的数据传输方法、收发器、介质及设备 - Google Patents

Abstract

本发明提供了一种基于串行收发器的数据传输方法、收发器、介质及设备，方法包括：串行收发器在传输帧数据的过程中切换时钟频率，并向发送端并串转换单元发送时钟频率切换信息，并向发送数据缓存重复写入当前帧数据；由发送端并串转换单元读取当前帧数据中预设位数的并行有效数据，并通过计数器对读取位数进行计数，并在接收到时钟频率切换信息后，判断计数值是否等于预设位数值；若等于，确定并行有效数据完成串行化，得到串行数据；由接收端串并转换单元将串行数据转换为并行数据，并在对并行数据检测到帧头检测后，确定帧头所在的帧数据已对齐，并将帧数据写入接收数据缓存中。本发明实现了使串行收发器在数据传输过程中切换数据传输速率。

Description

基于串行收发器的数据传输方法、收发器、介质及设备

技术领域

本发明涉及数据传输技术领域，尤其涉及一种基于串行收发器的数据传输方法、收发器、介质及设备。

背景技术

图1为根据现有技术提供的串行收发器的结构示意图。如图1所示，目前的串行收发器包括收发器控制单元、发送数据缓存、发送端并串转换单元、接收缓存器、接收端串并转换单元。其中，收发器控制单元负责时钟的产生、发送并行数据的生成、接收并行数据的处理、模块整体控制等工作；发送数据缓存负责对即将发送的并行数据进行缓存；发送端并串转换单元负责将从发送数据缓存中读出的并行数据转换为串行数据发送出去；接收端串并转换单元负责将接收到的串行数据转为并行数据，然后写入接收数据缓存；接收数据缓存负责将接收到的并行数据进行缓存。

在上述应用中，收发器控制单元中的PLL(Phase-locked loops，锁相环，其是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步)会产生串行发送时钟、写发送缓存时钟、读接收缓存时钟，读发送缓存时钟由串行发送时钟产生，所有的时钟可以分为低速并行时钟和高速串行时钟，两者成固定倍数关系，同步变化，其中低速并行时钟包括写发送缓存时钟、读接收缓存时钟，高速串行时钟包括串行发送时钟、读发送缓存时钟、写接收缓存时钟、串行接收时钟。

在传统应用场景中，模块传输数据前需确定好并行时钟和串行时钟的频率，然后再进行数据传输，数据传输过程中一般不改变时钟频率；如果需要改变时钟频率，需要将串行收发器下电或者复位后改变时钟频率，再以新的时钟频率重新开始工作。由于数据传输速率会随时钟频率改变，对于传统的串行收发器，若改变时钟频率会导致数据收发错误、数据错乱。

发明内容

有鉴于此，本发明的目的在于提出一种基于串行收发器的数据传输方法、收发器、介质及设备，用以解决传统的串行收发器中数据传输速率切换带来的数据传输错误问题。

基于上述目的，本发明提供了一种基于串行收发器的数据传输方法，包括以下步骤：

响应于串行收发器在传输帧数据的过程中接收到传输速率变化的指令，基于指令切换时钟频率，并向发送端并串转换单元发送时钟频率切换信息，并向发送数据缓存重复写入当前帧数据；

由发送端并串转换单元读取当前帧数据中预设位数的并行有效数据，并通过计数器对读取位数进行计数，并在接收到时钟频率切换信息后，判断计数值是否等于预设位数值；

响应于计数值等于预设位数值，确定并行有效数据完成串行化，得到串行数据；

由接收端串并转换单元将串行数据转换为并行数据，并对并行数据进行帧头检测；

响应于检测到帧头，确定帧头所在的帧数据已对齐，并将帧数据写入接收数据缓存中。

在一些实施例中，方法还包括：

响应于计数值小于预设位数值，确定并行有效数据未完成串行化，并根据时钟频率切换信息中的时钟频率切换系数确认切换后的时钟频率与原时钟频率的比值；

响应于比值大于等于预设位数值，暂停从发送数据缓存中读取并行有效数据，并重新向发送端并串转换单元发送并行有效数据。

在一些实施例中，方法还包括：

响应于比值小于预设位数值，由发送数据缓存继续向发送端并串转换单元发送并行有效数据中的剩余位数的数据。

在一些实施例中，方法还包括：

使原时钟频率与时钟频率切换系数中的倍频系数相乘，得到倍频频率，并使倍频频率除以时钟频率切换系数中的分频系数，得到切换后的时钟频率。

在一些实施例中，对并行数据进行帧头检测包括：

通过预设位数大小的窗口对按位移动的并行数据进行帧头检测。

在一些实施例中，方法还包括：

通过8B10B编解码算法对帧数据进行处理。

在一些实施例中，对并行数据进行帧头检测包括：

由接收端串并转换单元中的数据对齐模块基于数据对齐使能信号对并行数据进行帧头检测。

本发明的另一方面，还提供了一种串行收发器，包括：

锁相环，配置用于基于传输速率变化的指令切换时钟频率，并输出时钟频率切换信息，并重复输出串行收发器传输的当前帧数据；

发送数据缓存，配置用于接收重复的当前帧数据；

发送端并串转换单元，配置用于读取发送数据缓存中当前帧数据中预设位数的并行有效数据，并通过计数器对读取位数进行计数，并在接收到时钟频率切换信息后，判断计数值是否等于预设位数值，并响应于计数值等于预设位数值，确定并行有效数据完成串行化，得到串行数据并将其输出；以及

接收端串并转换单元，配置用于接收串行数据，并将串行数据转换为并行数据，并对并行数据进行帧头检测，并响应于检测到帧头，确定帧头所在的帧数据已对齐，并将帧数据写入接收数据缓存中。

本发明的又一方面，还提供了一种计算机可读存储介质，存储有计算机程序指令，该计算机程序指令被处理器执行时实现上述方法。

本发明的再一方面，还提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该计算机程序被处理器执行时执行上述方法。

本发明至少具有以下有益技术效果：

本发明的基于串行收发器的数据传输方法，实现了使串行收发器在数据传输过程中根据需求来切换数据传输速率，且能够保证数据发送和接收的准确性，避免数据传输错误，提高了串行收发器的灵活性和安全性；并且无需使串行收发器下电或者停滞数据传输就能实现任意切换数据传输速率，高效可靠，适用场景广泛。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1为根据现有技术提供的串行收发器的结构示意图；

图2为根据本发明实施例提供的基于串行收发器的数据传输方法的示意图；

图3为根据本发明实施例提供的实现数据传输方法的串行收发器的结构示意图；

图4为根据本发明实施例提供的串行收发器的示意图；

图5为根据本发明实施例提供的实现基于串行收发器的数据传输方法的计算机可读存储介质的示意图；

图6为根据本发明实施例提供的执行基于串行收发器的数据传输方法的计算机设备的硬件结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称的非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备固有的其他步骤或单元。

基于上述目的，本发明实施例的第一个方面，提出了一种基于串行收发器的数据传输方法的实施例。图2示出的是本发明提供的基于串行收发器的数据传输方法的实施例的示意图。如图2所示，本发明实施例包括如下步骤：

步骤S10、响应于串行收发器在传输帧数据的过程中接收到传输速率变化的指令，基于指令切换时钟频率，并向发送端并串转换单元发送时钟频率切换信息，并向发送数据缓存重复写入当前帧数据；

步骤S20、由发送端并串转换单元读取当前帧数据中预设位数的并行有效数据，并通过计数器对读取位数进行计数，并在接收到时钟频率切换信息后，判断计数值是否等于预设位数值；

步骤S30、响应于计数值等于预设位数值，确定并行有效数据完成串行化，得到串行数据；

步骤S40、由接收端串并转换单元将串行数据转换为并行数据，并对并行数据进行帧头检测；

步骤S50、响应于检测到帧头，确定帧头所在的帧数据已对齐，并将帧数据写入接收数据缓存中。

本发明实施例的基于串行收发器的数据传输方法，实现了使串行收发器在数据传输过程中根据需求来切换数据传输速率，且能够保证数据发送和接收的准确性，避免数据传输错误，提高了串行收发器的灵活性和安全性；并且无需使串行收发器下电或者停滞数据传输就能实现任意切换数据传输速率，高效可靠，适用场景广泛。

在一些实施例中，方法还包括：响应于计数值小于预设位数值，确定并行有效数据未完成串行化，并根据时钟频率切换信息中的时钟频率切换系数确认切换后的时钟频率与原时钟频率的比值；响应于比值大于等于预设位数值，暂停从发送数据缓存中读取并行有效数据，并重新向发送端并串转换单元发送并行有效数据。

在一些实施例中，方法还包括：响应于比值小于预设位数值，由发送数据缓存继续向发送端并串转换单元发送并行有效数据中的剩余位数的数据。

在一些实施例中，方法还包括：使原时钟频率与时钟频率切换系数中的倍频系数相乘，得到倍频频率，并使倍频频率除以时钟频率切换系数中的分频系数，得到切换后的时钟频率。

在一些实施例中，对并行数据进行帧头检测包括：通过预设位数大小的窗口对按位移动的并行数据进行帧头检测。

在一些实施例中，方法还包括：通过8B10B编解码算法对帧数据进行处理。

本实施例中，8B10B编解码算法可以将8位数据转为10位数据。

在一些实施例中，对并行数据进行帧头检测包括：由接收端串并转换单元中的数据对齐模块基于数据对齐使能信号对并行数据进行帧头检测。

图3为根据本发明实施例提供的实现数据传输方法的串行收发器的结构示意图。如图3所示，为解决传统串行收发器中数据传输速率切换带来的传输错误问题，在发送端并串转换单元添加数据发送控制模块，在接收端串并转换单元添加数据对齐模块，当需要切换数据传输速率时，PLL(Phase-locked loops，锁相环，是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步)输出的串行时钟、并行时钟先发生改变，数据传输速率随之改变，由收发器控制单元向数据发送控制模块发送时钟频率切换指示信号、时钟频率切换系数，完成对频率切换器件数据的控制，保证发送的数据正确；由收发器控制单元向数据对齐模块发出数据对齐使能信号，数据对齐模块对接收到的数据进行检测，时钟频率平稳后会检测到正确的对齐数据，然后继续传输后续数据。以下为本发明的基于串行收发器的数据传输方法的一示例性实施例：

1)首先设计数据帧格式，以N个字节为一帧，每帧包括1字节的帧头和N-1个字节的有效数据，1字节的帧头可设置成固定值，用于在数据未对齐期间的帧头检测，为使帧头易于检测，通过8B10B编解码算法对数据进行处理。

2)当需要切换数据传输速率时，收发器控制单元中的PLL先改变输出的串行时钟、并行时钟，并向发送数据缓存写入重复的帧数据，然后向发送端并串转换单元发送时钟频率切换指示信号、时钟频率切换系数；时钟频率切换指示信号用于指示此时时钟频率发生改变；时钟频率切换系数包括32位数据，前16位数据为倍频系数，后16位数据为分频系数，表示了此时的具体时钟变化，切换后的时钟频率为原时钟频率乘以倍频系数，再除以分频系数。

3)发送端并串转换单元基于计数器，对从发送缓存中读取的n位(即预设位数；若通过8B10B编解码算法对数据进行处理，即n为10)并行数据进行转换为1位的串行数据，当n位并行数据开始进入并串转换状态后从发送缓存读取下一个n位并行数据，等待传输，当接收到发送时钟频率切换指示信号后，首先判断并串转换计数值是否等于n，若等于n则表示n位并行数据已经完成串行化；若当前计数值小于n，则代表n位并行数据没有完成串行化，此时需根据时钟频率切换系数中的分频、倍频系数，确认频率切换后的时钟频率变化走向，若频率变快了n倍以上，读发送缓存的速度也会加快，暂停读发送缓存，需在新速率下重新发送n位并行数据；若频率快了n倍以下或变慢了，读发送缓存的速度不会加快，则继续发送n位中的剩余数据。

4)切换数据传输速率后向接收端串并转换单元发出数据对齐使能信号，数据对齐模块检测到数据对齐使能信号有效后，启动数据对齐工作，在串并转换期间的每一串行接收时钟周期内都检测按位移动(即一位一位地移动)的并行数据，直至检测到设定的帧头值，判定数据已对齐，并向收发器控制单元发送数据对齐完成指示信号，数据未对齐期间的重复帧数据被丢弃不会影响其他数据传输。

5)接收端串并转换单元将判定数据对齐的帧头和后续的数据写入接收数据缓存。

本实施例能够解决串行收发器中数据传输速率切换带来的传输错误问题，传统的串行收发器在数据传输过程中若改变数据传输速率，内部的串行时钟、并行时钟也需发生改变，PLL时钟改变后频率波动，需重新锁定后才会平稳，此串并转换时数据会有错乱、毛刺等问题，最终会导致数据收发错误，所以传统的串行收发器不能在数据传输过程中切换数据传输速率。本实施例通过根据分频系数和倍频系数的不同对频率变化期间的数据进行处理，使得发送数据准确稳定；通过有效设计了帧格式，并通过8B10B编解码算法对数据进行编码，使得帧头能够区分于有效数据，易于检测；通过数据对齐模块，在频率切换时对数据进行对齐检测，并与收发器控制单元进行数据对齐的握手操作，保证数据准确无误；在数据传输过程中就能进行数据传输速率的切换，无需下电或停滞数据传输，高效可靠；满足串行收发器需要在传输过程中切换数据速率的应用场景需求，提高了串行收发器的灵活性。

本发明实施例的第二个方面，还提供了一种串行收发器。图4示出的是本发明提供的串行收发器的实施例的示意图。如图4所示，一种串行收发器包括：锁相环10，配置用于基于传输速率变化的指令切换时钟频率，并输出时钟频率切换信息，并重复输出串行收发器传输的当前帧数据；发送数据缓存20，配置用于接收重复的当前帧数据；发送端并串转换单元30，配置用于读取发送数据缓存中当前帧数据中预设位数的并行有效数据，并通过计数器对读取位数进行计数，并在接收到时钟频率切换信息后，判断计数值是否等于预设位数值，并响应于计数值等于预设位数值，确定并行有效数据完成串行化，得到串行数据并将其输出；以及接收端串并转换单元40，配置用于接收串行数据，并将串行数据转换为并行数据，并对并行数据进行帧头检测，并响应于检测到帧头，确定帧头所在的帧数据已对齐，并将帧数据写入接收数据缓存中。

本发明实施例的串行收发器，实现了在数据传输过程中根据需求来切换数据传输速率，且能够保证数据发送和接收的准确性，避免数据传输错误，提高了灵活性和安全性；并且无需下电或者停滞数据传输就能实现任意切换数据传输速率，高效可靠，适用场景广泛。

在一些实施例中，发送端并串转换单元30还配置用于响应于计数值小于预设位数值，确定并行有效数据未完成串行化，并根据时钟频率切换信息中的时钟频率切换系数确认切换后的时钟频率与原时钟频率的比值；响应于比值大于等于预设位数值，暂停从发送数据缓存中读取并行有效数据，并重新向发送端并串转换单元发送并行有效数据。

在一些实施例中，发送端并串转换单元30还配置用于响应于比值小于预设位数值，由发送数据缓存继续向发送端并串转换单元发送并行有效数据中的剩余位数的数据。

在一些实施例中，发送端并串转换单元30还配置用于使原时钟频率与时钟频率切换系数中的倍频系数相乘，得到倍频频率，并使倍频频率除以时钟频率切换系数中的分频系数，得到切换后的时钟频率。

在一些实施例中，接收端串并转换单元40进一步配置用于通过预设位数大小的窗口对按位移动的并行数据进行帧头检测。

在一些实施例中，串行收发器还包括收发器控制单元，配置用于通过8B10B编解码算法对帧数据进行处理。

在一些实施例中，接收端串并转换单元40包括数据对齐模块，配置用于基于数据对齐使能信号对并行数据进行帧头检测。

上述实施例通过根据分频系数和倍频系数的不同对频率变化期间的数据进行处理，使得发送数据准确稳定；通过有效设计了帧格式，并通过8B10B编解码算法对数据进行编码，使得帧头能够区分于有效数据，易于检测；通过数据对齐模块，在频率切换时对数据进行对齐检测，并与收发器控制单元进行数据对齐的握手操作，保证数据准确无误；在数据传输过程中就能进行数据传输速率的切换，无需下电或停滞数据传输，高效可靠；满足串行收发器需要在传输过程中切换数据速率的应用场景需求，提高了串行收发器的灵活性。

本发明实施例的第三个方面，还提供了一种计算机可读存储介质，图5示出了根据本发明实施例提供的实现基于串行收发器的数据传输方法的计算机可读存储介质的示意图。如图5所示，计算机可读存储介质3存储有计算机程序指令31。该计算机程序指令31被处理器执行时实现上述任意一项实施例的方法。

应当理解，在相互不冲突的情况下，以上针对根据本发明的基于串行收发器的数据传输方法阐述的所有实施方式、特征和优势同样地适用于根据本发明的串行收发器和存储介质。

本发明实施例的第四个方面，还提供了一种计算机设备，包括如图6所示的存储器402和处理器401，该存储器402中存储有计算机程序，该计算机程序被该处理器401执行时实现上述任意一项实施例的方法。

如图6所示，为本发明提供的执行基于串行收发器的数据传输方法的计算机设备的一个实施例的硬件结构示意图。以如图6所示的计算机设备为例，在该计算机设备中包括一个处理器401以及一个存储器402，并还可以包括：输入装置403和输出装置404。处理器401、存储器402、输入装置403和输出装置404可以通过总线或者其他方式连接，图6中以通过总线连接为例。输入装置403可接收输入的数字或字符信息，以及产生与串行收发器的用户设置以及功能控制有关的键信号输入。输出装置404可包括显示屏等显示设备。

存储器402作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的基于串行收发器的数据传输方法对应的程序指令/模块。存储器402可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储基于串行收发器的数据传输方法的使用所创建的数据等。此外，存储器402可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器402可选包括相对于处理器401远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

处理器401通过运行存储在存储器402中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例的基于串行收发器的数据传输方法。

最后需要说明的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。

本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种基于串行收发器的数据传输方法，其特征在于，包括以下步骤：

响应于串行收发器在传输帧数据的过程中接收到传输速率变化的指令，基于所述指令切换时钟频率，并向发送端并串转换单元发送时钟频率切换信息，并向发送数据缓存重复写入当前帧数据；

由所述发送端并串转换单元读取所述当前帧数据中预设位数的并行有效数据，并通过计数器对读取位数进行计数，并在接收到所述时钟频率切换信息后，判断计数值是否等于预设位数值；

响应于所述计数值等于所述预设位数值，确定所述并行有效数据完成串行化，得到串行数据；

由接收端串并转换单元将所述串行数据转换为并行数据，并对所述并行数据进行帧头检测；

响应于检测到帧头，确定所述帧头所在的帧数据已对齐，并将所述帧数据写入接收数据缓存中。

2.根据权利要求1所述的方法，其特征在于，还包括：

响应于所述计数值小于所述预设位数值，确定所述并行有效数据未完成串行化，并根据所述时钟频率切换信息中的时钟频率切换系数确认切换后的时钟频率与原时钟频率的比值；

响应于所述比值大于等于所述预设位数值，暂停从所述发送数据缓存中读取所述并行有效数据，并重新向所述发送端并串转换单元发送所述并行有效数据。

3.根据权利要求2所述的方法，其特征在于，还包括：

响应于所述比值小于所述预设位数值，由所述发送数据缓存继续向所述发送端并串转换单元发送所述并行有效数据中的剩余位数的数据。

4.根据权利要求2所述的方法，其特征在于，还包括：

使所述原时钟频率与所述时钟频率切换系数中的倍频系数相乘，得到倍频频率，并使所述倍频频率除以所述时钟频率切换系数中的分频系数，得到所述切换后的时钟频率。

5.根据权利要求1所述的方法，其特征在于，对所述并行数据进行帧头检测包括：

通过所述预设位数大小的窗口对按位移动的并行数据进行帧头检测。

6.根据权利要求1所述的方法，其特征在于，还包括：

通过8B10B编解码算法对所述帧数据进行处理。

7.根据权利要求1所述的方法，其特征在于，对所述并行数据进行帧头检测包括：

由所述接收端串并转换单元中的数据对齐模块基于数据对齐使能信号对所述并行数据进行帧头检测。

8.一种串行收发器，其特征在于，包括：

锁相环，配置用于基于传输速率变化的指令切换时钟频率，并输出时钟频率切换信息，并重复输出所述串行收发器传输的当前帧数据；

发送数据缓存，配置用于接收重复的所述当前帧数据；

发送端并串转换单元，配置用于读取所述发送数据缓存中所述当前帧数据中预设位数的并行有效数据，并通过计数器对读取位数进行计数，并在接收到所述时钟频率切换信息后，判断计数值是否等于预设位数值，并响应于所述计数值等于所述预设位数值，确定所述并行有效数据完成串行化，得到串行数据并将其输出；以及

接收端串并转换单元，配置用于接收所述串行数据，并将所述串行数据转换为并行数据，并对所述并行数据进行帧头检测，并响应于检测到帧头，确定所述帧头所在的帧数据已对齐，并将所述帧数据写入接收数据缓存中。

9.一种计算机可读存储介质，其特征在于，存储有计算机程序指令，所述计算机程序指令被处理器执行时实现如权利要求1-7任意一项所述的方法。

10.一种计算机设备，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时执行如权利要求1-7任意一项所述的方法。