CN116544221A - 半导体装置和电路装置 - Google Patents

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柳川洋
森和久
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Abstract

一种半导体装置包括：第一半导体芯片，其包括n型的第一MOSFET和第一寄生二极管；以及第二半导体芯片，其包括n型的第二MOSFET和第二寄生二极管。第一源极电极和第一栅极布线形成在第一半导体芯片的第一正面中，第一漏极电极形成在第一半导体芯片的第一背面中。第二源极电极和第二栅极布线形成在第二半导体芯片的第二正面中，第二漏极电极形成在第二半导体芯片的第二背面中。第一正面和第二正面彼此面对，使得第一源极电极和第二源极电极经由导电膏彼此接触。

Description

半导体装置和电路装置
相关申请的交叉引用
2022年2月3日提交的日本专利申请号2022－015407的公开内容(包括说明书、附图和摘要在内)全部通过引用并入此文。
技术领域
本发明涉及半导体装置和电路装置，更具体而言涉及包括n型MOSFET的半导体装置和使用该半导体装置的电路装置。
背景技术
在机动车辆上安装了许多电气设备，诸如需要电力的前照灯和电动车窗。继电器已经被用作用于从电池向这种电气设备供电或中断供电的开关。近年来，已经使用包括n型功率MOSFET(金属氧化物半导体场效应晶体管)的半导体装置来代替继电器。
在电池或其他设备的维护中，有时会拆卸连接到电池的电缆。然而，在维护之后，将电缆重新连接到电池。此时，可能发生将电缆反向连接到电池的正极或负极的故障。在使用继电器的开关中，即使在反向连接的情况下，当开关断开时电流也不会流动。
然而，在使用半导体装置的开关中，即使当功率MOSFET截止时，电流也会意外地流过形成在功率MOSFET中的寄生二极管。为了防止这种电流反向流动，p型功率MOSFET串联连接在n型功率MOSFET的漏极与电池的正极之间。
在这种情况下，可想到如下的(第一示例)方法来作为半导体装置(半导体模块)的一个方面：该方法制备封装在不同封装体中的、包括n型功率MOSFET的半导体芯片和包括p型功率MOSFET的半导体芯片。替代地，可想到如下的(第二示例)方法：该方法制备平坦放置并封装在单个封装体中的、包括n型功率MOSFET的半导体芯片和包括p型功率MOSFET的半导体芯片。然而，第一示例具有安装面积大的问题，并且第二示例具有封装面积大的问题。
下面列出了所公开的技术。
[专利文件1]日本未审查专利申请公开号2016－207716
[专利文件2]日本未审查专利申请公开号2012－243930
在专利文件1中，为了防止电流反向流动，使用源极和漏极反向串联连接的n型功率MOSFET来代替p型功率MOSFET。该专利文献公开了一种(第三示例)半导体装置，其包括形成在同一半导体衬底上并封装在单个封装体中的两个n型功率MOSFET。一个n型功率MOSFET的源极连接到电池的正极，一个n型功率MOSFET的漏极连接到另一n型功率MOSFET的漏极，且另一n型功率MOSFET的源极连接到电池的负极。
专利文件2公开了一种半导体装置，其包括形成在同一半导体衬底上的沟槽栅极n型功率MOSFET和平面n型功率MOSFET。
发明内容
在专利文件1的(第三示例)半导体装置中，可以使安装区域和封装区域小于第一示例和第二示例的安装区域和封装区域。
然而，两个n型功率MOSFET的漏极通过半导体衬底中的n型漂移区、形成在半导体衬底的背面上的漏极电极和形成在漏区之下的引线框来彼此连接。换言之，两个n型功率MOSFET之间的水平方向上的电阻分量大，因此，存在难以改善半导体装置的性能的问题。因此，当半导体装置用作开关时，存在难以降低开关损耗的问题。
本申请的主要目的是减小安装面积和封装面积，以使其小于第一示例和第二示例的安装面积和封装面积，并且减小电阻分量，以使其小于第三示例的电阻分量，从而改善半导体装置的性能。结果是，减少了使用半导体装置作为开关的电路装置中的损耗。
根据本说明书的描述和附图，其它目的和新颖特征将是显而易见的。
本申请中公开的实施例的典型方案的概要将简要描述如下：
根据一个实施例的半导体装置包括：第一半导体芯片，其包括n型的第一MOSFET和形成在所述第一MOSFET中的第一寄生二极管；以及第二半导体芯片，其包括n型的第二MOSFET和形成在所述第二MOSFET中的第二寄生二极管。在这种情况下，第一源极电极和第一栅极布线形成在第一半导体芯片的正面上，第一漏极电极形成在第一半导体芯片的背面上，第一寄生二极管的第一阳极耦合到第一源极电极，第一寄生二极管的第一阴极耦合到第一漏极电极，第二源极电极和第二栅极布线形成在第二半导体芯片的正面上，第二漏极电极形成在第二半导体芯片的背面上，第二寄生二极管的第二阳极耦合到第二源极电极，第二寄生二极管的第二阴极耦合到第二漏极电极，第一半导体芯片的正面和第二半导体芯片的正面彼此面对，使得第一源极电极和第二源极电极经由第一导电构件彼此接触。
根据一个实施例，可以改善半导体装置的性能。并且，可以减少使用半导体装置作为开关的电路装置中的损耗。
附图说明
图1是示出使用根据第一实施例的半导体装置的电路装置的等效电路图。
图2是示出根据第一实施例的一个半导体芯片的俯视图。
图3是示出根据第一实施例的另一半导体芯片的俯视图。
图4是示出根据第一实施例的两个半导体芯片中形成的两个MOSFET和两个寄生二极管的剖面图。
图5是示出根据第一实施例的半导体装置的俯视图。
图6是示出根据第一实施例的半导体装置的俯视图。
图7是示出根据第一实施例的半导体装置的剖面图。
图8是示出根据第一实施例的半导体装置的剖面图。
图9是示出根据第一实施例的半导体装置的剖面图。
图10是示出根据第一实施例的半导体装置的剖面图。
图11是示出根据研究例的半导体装置的俯视图。
图12是示出根据研究例的半导体装置的剖面图。
图13是第一实施例的电阻值与研究例的电阻值之间的比较的表5格。
图14是示出根据第二实施例的另一半导体芯片的俯视图。
图15是示出根据第二实施例的半导体装置的俯视图。
图16是示出根据第三实施例的另一半导体芯片的俯视图。
图17是示出根据第三实施例的半导体装置的俯视图。
图18是示出构成根据第三实施例的控制电路的MOSFET的剖面图。
图19是示出根据第四实施例的另一半导体芯片的俯视图。
图20是示出根据第四实施例的半导体装置的俯视图。
5具体实施方式
在下文中，将参照附图详细描述实施例。注意，在用于描述实施例的所有附图中，具有相同功能的部件由相同的附图标记表示，并且将省略其重复描述。此外，除非在以下实施例中特别要求，否则原则上不重复相同或类似部分的描述。
0(第一实施例)
<使用半导体装置的电路装置>
图1示出了使用根据第一实施例的半导体装置100作为开关的电路装置。半导体装置100是半导体模块，该半导体模块包括：半导体
芯片CHP1，其包括n型MOSFET 1Q和寄生二极管D1；以及半导体5芯片CHP2，其包括n型MOSFET 2Q和寄生二极管D2。半导体装置100可以包括半导体芯片CHP3，其包括控制电路CTRL。
图1的电路装置包括：用作开关的半导体装置100；电池BA；以及负载LAD。负载LAD是诸如安装在机动车辆上的前照灯或电动车窗的电气设备。
MOSFET2QMOSFET 2Q的漏极电极DE2电连接到电池BA的正极。MOSFET 2Q的源极电极SE2电连接到MOSFET 1Q的源极电极SE1。MOSFET 1Q的漏极电极DE1通过负载LAD电连接到电池BA的负极。MOSFET 1Q的栅极电极GE1和MOSFET 2Q的栅极电极GE2彼此连接，并且电连接到控制电路CTRL。
注意，控制电路CTRL具有向栅极电极GE1和栅极电极GE2提供栅极电位的功能，以便切换MOSFET 1Q和MOSFET 2Q中的每一个的导通/截止状态。作为具有另一功能的电路，控制电路CTRL可以包括升压电路、过热关断控制电路、过电流限制器电路、用于电流检测、电压检测或其它的监控电路。
在第一实施例中，栅极电极GE1和栅极电极GE2在彼此连接的同时电连接到控制电路CTRL。因此，控制电路CTRL可以同时切换MOSFET 1Q的导通/截止状态和MOSFET 2Q的导通/截止状态。
寄生二极管D1形成在MOSFET 1Q中。如图1所示，该寄生二极管D1的阳极耦合到源极电极SE1。如图1所示，该寄生二极管D1的阴极耦合到漏极电极DE1。
寄生二极管D2形成在MOSFET 2Q中。如图1所示，该寄生二极管D2的阳极耦合到源极电极SE2。如图1所示，该寄生二极管D2的阴极耦合到漏极电极DE2。
MOSFET2QMOSFET 2Q是用于开关操作(接通操作和断开操作)的装置，该开关操作用于在将电池BA适当地连接到半导体装置100的情况下在需要时向负载LAD供电。MOSFET1Q是用于在电池BA反向连接到半导体装置100的情况下防止电流反向流动的装置。
下面将说明在电池BA与半导体装置100适当连接的情况下的电路操作。首先，说明从电池BA向负载LAD供电的情况。等于或高于MOSFET 1Q和MOSFET 2Q的阈值电压的栅极电位被从控制电路CTRL提供到栅极电极GE1和栅极电极GE2，以导通MOSFET 1Q和MOSFET 2Q。由此，电流从电池BA向负载LAD流动。
将解释对负载LAD的供电中断的情况。例如，地电位(GND)被从控制电路CTRL提供到栅极电极GE1和栅极电极GE2，以截止MOSFET 1Q和MOSFET 2Q。在这种情况下，电流不在寄生二极管D2中流动。因此，电流不会从电池BA流向负载LAD。
接下来，将说明在电池BA反向连接到半导体装置100的情况下的电路操作。MOSFET1Q和MOSFET 2Q被截止。在这种情况下，电流不在寄生二极管D1中流动。由此，能够防止电流从电池BA向负载LAD流动。
<MOSFET和寄生二极管的结构>
半导体芯片CHP1具有正面TS1和背面BS1，半导体芯片CHP2具有正面TS2和背面BS2。图2是从靠近正面TS1的区域观察半导体芯片CHP1的俯视图。图3是从靠近正面TS2的区域观察半导体芯片CHP2的俯视图。注意，半导体芯片CHP2的平面面积大于半导体芯片CHP1的平面面积。
如图2所示，源极电极SE1和栅极布线GW1形成在半导体芯片CHP1的正面TS1上。半导体芯片CHP1主要被源极电极SE1覆盖，MOSFET 1Q主要形成在源极电极SE1之下。MOSFET1Q的栅极电极GE1电连接到栅极布线GW1。
如图3所示，源极电极SE2和栅极布线GW2形成在半导体芯片CHP2的正面TS2上。半导体芯片CHP2主要被源极电极SE2覆盖，MOSFET 2Q主要形成在源极电极SE2之下。MOSFET2Q的栅极电极GE2电连接到栅极布线GW2。
栅极布线GW2包括连接部GW2a和与连接部GW2a一体化的连接部GW2b。连接部GW2a设置成连接到半导体芯片CHP1的栅极布线GW1，并且连接部GW2b设置成连接到外部连接构件21等。
下面将参照图4说明MOSFET 1Q、寄生二极管D1、MOSFET 2Q和寄生二极管D2的结构。注意，并联连接的多个MOSFET实际上形成在半导体芯片CHP1和半导体芯片CHP2中。因此，就等效电路而言，多个MOSFET可以被认为是一个MOSFET。在本申请中说明的MOSFET 1Q和MOSFET 2Q中，并联连接的多个MOSFET被统称为一个MOSFET。
首先，将说明MOSFET 1Q和寄生二极管D1的结构。
半导体衬底SUB1具有正面和背面，并且包括低浓度的n型漂移区NV。在这种情况下，半导体衬底SUB1是n型硅衬底，并且半导体衬底SUB1本身构成漂移区NV。注意，漂移区NV可以是由n型硅衬底和半导体层制成的堆叠体，所述半导体层在通过外延生长方法掺杂有磷(P)的情况下生长在硅衬底。在本申请中，这种堆叠体也将被解释为半导体衬底SUB1。
在靠近半导体衬底SUB1的正面的区域中，在半导体衬底SUB1中形成p型体区PB。在体区PB中，形成n型源区NS。源区NS具有比漂移区NV更高的杂质浓度。
在靠近半导体衬底SUB1的正面的区域中，在半导体衬底SUB1中形成沟槽TR。沟槽TR的底部到达比体区PB深的位置。在沟槽TR内形成栅极绝缘膜GI。栅极电极GE1形成在栅极绝缘膜GI上以被掩埋在沟槽TR内。换句话说，MOSFET 1Q具有沟槽栅极结构。栅极绝缘膜GI例如是氧化硅膜，并且栅极电极GE1例如是n型多晶硅膜。
在半导体衬底SUB1的正面上形成层间绝缘膜IL，以便覆盖栅极电极GE1。层间绝缘膜IL例如是氧化硅膜。在层间绝缘膜IL中形成孔CH。孔CH穿透层间绝缘膜IL和源区NS，使得其底部位于体区PB内。在体区PB内的孔CH的底部，形成p型高含量区PR。高含量区PR具有比体区PB更高的杂质浓度。
在层间绝缘膜IL上，源极电极SE1形成为被掩埋在孔CH内。源极电极SE1电连接到源区NS、体区PB和高含量区PR，以向其提供源极电位。注意，栅极布线GW1也形成在层间绝缘膜IL上，尽管图中未示出。多个栅极电极GE1共同连接到半导体芯片CHP1的外圆周处的栅极引出部分。孔CH也形成在栅极引出部分上，并且栅极布线GW1被掩埋在孔CH内。因此，栅极布线GW1电连接到栅极电极GE1以向栅极电极GE1提供栅极电位。
源极电极SE1和栅极布线GW1中的每一个由例如阻挡金属膜和形成在阻挡金属膜上的导电膜制成。阻挡金属膜例如是氮化钛膜，并且导电膜例如是铝膜。
注意，源极电极SE1和栅极布线GW1中的每一个可以由掩埋在孔CH内的插塞层和形成在层间绝缘膜IL上的布线部分构成。在这种情况下，布线部分是由氮化钛膜和铝膜制成的层叠膜，并且插塞层是由诸如氮化钛膜的阻挡金属膜和诸如钨膜的导电膜制成的层叠膜。
在靠近半导体衬底SUB1的背面的区域中，在半导体衬底SUB1中形成n型漏区ND。漏区ND具有比漂移区NV更高的杂质浓度。漏极电极DE1形成在半导体衬底SUB1的背面之下。漏极电极DE1电连接到漏区ND和漂移区NV，以向漏区ND提供漏极电位。漏极电极DE1由例如铝膜、钛膜、镍膜、金膜或银膜的单层金属膜制成，或者由通过适当堆叠这些金属膜形成的堆叠膜制成。
寄生二极管D1由体区PB以及体区PB之下的半导体衬底SUB1(漂移区NV)和漏区ND构成。换句话说，寄生二极管D1是在半导体芯片CHP1中的如下的P/N二极管，该P/N二极管使用体区PB作为阳极并使用半导体衬底SUB1和漏区ND作为阴极。
除了半导体衬底SUB2、正面TS2、背面BS2、栅极电极GE2、源极电极SE2、栅极布线GW2和漏极电极DE2的符号不同之外，MOSFET 2Q的结构基本上与MOSFET 1Q的结构相同。因此，对MOSFET 2Q的结构的细节的说明是重叠的，因此省略。
寄生二极管D2由体区PB以及体区PB之下的半导体衬底SUB2(漂移区NV)和漏区ND构成。换句话说，寄生二极管D2是在半导体芯片CHP2中的如下P/N二极管：该P/N二极管使用体区PB作为阳极并使用半导体衬底SUB2和漏区ND作为阴极。
与MOSFET 1Q的区别在于MOSFET 2Q包括形成在体区PB之下的半导体衬底SUB2中的p型柱区PC。柱区PC具有比体区PB更高的杂质浓度。在n型MOSFET 2Q的情况下，由于形成这样的p型柱区PC，所以在柱区PC周围产生耗尽以提高击穿电压。
由于在这种情况下柱区PC与体区PB接触，所以源极电位也被提供给p型柱区PC。然而，柱区PC可以与体区PB物理分离，或者可以呈浮动结构。
柱区PC也可以形成在MOSFET 1Q中。然而，由于形成柱区PC，增加了导通电阻。MOSFET 2Q是用作图1的电路装置中的开关的主器件。因此，为了在连接电池BA的情况下确保开关的可靠性，柱区PC优选地形成在MOSFET 2Q中。为了快速地向负载LAD供电，优选地不形成柱区PC以减小导通电阻。
同时，当柱区PC形成在MOSFET 1Q和MOSFET 2Q两者中时，或者当柱区PC既不形成在MOSFET 1Q中也不形成在MOSFET 2Q中时，半导体芯片CHP1与半导体芯片CHP2是相同的半导体芯片。因此，在这种情况下，不需要开发、制造或制备另一个半导体芯片，因此，可以简化制造半导体装置100的时间和努力。
<半导体装置的结构>
下面将参照图5至图10说明半导体装置100的结构。图5是示出半导体装置100的俯视图。图7是沿图5的线A－A截取的剖面图。图8是沿图5的线B－B截取的剖面图。
注意，图6示出了包括控制电路CTRL的半导体芯片CHP3安装在半导体芯片CHP2上的情况的状态。半导体芯片CHP3通过绝缘树脂等设置在半导体装置CHP2的正面TS2之上。在这种情况下，虽然未示出，但是焊盘电极被设置在半导体芯片CHP3的正面上以作为控制电路CTRL的一部分，并且该焊盘电极与连接部GW2b通过诸如接合线的外部连接构件21来电连接。
如图7和图8所示，在半导体装置100中，半导体芯片CHP1和半导体芯片CHP2以半导体芯片CHP1被上下翻转的方式堆叠。换言之，半导体芯片CHP1的正面TS1和半导体芯片CHP2的正面TS2彼此面对，使得源极电极SE1和源极电极SE2经由导电构件彼此接触。栅极布线GW1经由导电构件与栅极布线GW2的连接部GW2a接触。在第一实施例中，注意，这些导电构件例如是诸如银膏的导电膏30。
如图5至图8所示，在靠近半导体芯片CHP1的背面BS1的区域中，漏极电极DE1通过导电膏10连接到外部连接构件11。在靠近半导体芯片CHP2的背面BS2的区域中，漏极电极DE2通过导电膏20连接到引线框22。
连接部GW2b设置在俯视观察下不与半导体芯片CHP1重叠的位置。因此，在接近半导体芯片CHP2的正面TS2的区域中，外部连接构件21可以通过导电膏20连接到连接部GW2b。注意，在具有大平面面积的半导体芯片CHP2上堆叠具有小平面面积的半导体芯片CHP1在简化安装方面更有利，因为外部连接构件21可以设置在靠近正面TS2的区域中。
导电膏10和导电膏20中的每一个都是例如银膏。外部连接构件11和外部连接构件21中的每一个例如是接线柱(铜板)或者由铜或铝制成的接合线。这里举例说明了使用接线柱作为外部连接构件11和外部连接构件21的情况，并且接线柱被加工成朝向半导体芯片CHP2的背面BS2弯曲。
如图9和10所示，半导体芯片CHP1、半导体芯片CHP2、导电膏10、20、30、外部连接构件11、21以及引线框22由密封树脂MR密封。外部连接构件11、21以及引线框22的一部分从密封树脂MR露出。其结果是，MOSFET 1Q和MOSFET 2Q可以通过外部连接构件11、21以及引线框22的露出部分电连接到另一个半导体芯片、另一个布线板、另一个电子设备或其它设备。换句话说，如图1所示，由MOSFET 1Q和MOSFET 2Q构成的开关可以电连接到电池BA、负载LAD等。
当如图6所示安装半导体芯片CHP3时，注意，通过用密封树脂MR将半导体芯片CHP3与半导体芯片CH1和半导体芯片CH2一起密封，可以在单个封装体中提供半导体芯片CH1～CHP3。替代地，半导体芯片CHP3可以与半导体芯片CH1和半导体芯片CH2分开封装。
<与研究例的比较>
图11和图12中的每一个示出由本申请的发明人对专利文件1(第三示例)所公开的两个n型MOSFET的封装情况进行研究的研究例中的半导体装置500。
如图11和图12所示，研究例的半导体芯片CHP5包括形成在同一半导体衬底上的n型MOSFET 1Q和n型MOSFET 2Q。源极电极SE5和栅极布线GW5形成在半导体芯片CHP5的正面TS5上，漏极电极DE5形成在半导体芯片CHP5的背面BS5上。
即使在研究例中，与第一实施例类似地，n型MOSFET 2Q对应于用作电路装置中的开关的主器件，而n型MOSFET 1Q对应于用于防止电流反向流动的器件。如从专利文件1的图1中看到的，研究例的电路装置与第一实施例的图1的不同之处在于：n型MOSFET 2Q的漏极和n型MOSFET 1Q的漏极共同连接，但基本上等同于第一实施例的图1。
源极电极SE5和栅极布线GW5直接连接到外部连接构件51。漏极电极DE5通过导电膏52连接到引线框53。包括控制电路CTRL的半导体芯片CHP3通过绝缘树脂54等设置在源极电极SE5之上。
在研究例中，两个MOSFET 1Q和MOSFET 2Q的漏极通过漏极电极DE5、半导体衬底内的n型漂移区以及引线框53来电连接。因此，由于在两个MOSFET 1Q和MOSFET 2Q之间的水平方向上的电阻分量大，所以存在难以减小开关损耗的问题。因此，存在难以改善半导体装置的性能的问题。
并且，由于MOSFET 1Q和MOSFET 2Q形成在相同的半导体衬底上，所以它们中的每一个的形成面积小。特别是当对作为主器件的MOSFET 2Q赋予优先级时，容易使MOSFET 1Q的形成面积变小。因此，存在难以减小MOSFET 1Q和MOSFET 2Q的导通电阻的问题。并且，由于不能增大外部连接构件51的布置面积，因此存在与其相关的电阻值容易增大的问题。
图13是关于第一实施例的半导体装置100与研究例的半导体装置500之间的每个电阻值的比较的表格。注意，图13中的数值被示为相对值。在这种情况下，在第一实施例的MOSFET 2Q的形成面积与研究例的MOSFET 2Q的形成面积几乎相同的假设下，计算数值。
在第一实施例中，包括MOSFET 1Q的半导体芯片CHP1与半导体芯片CHP2分离，因此，可以使MOSFET 1Q的形成面积大于研究例中的形成面积。因此，可以减小MOSFET 1Q的导通电阻。
在第一实施例中，外部连接构件11和外部连接构件21可以分别设置在半导体芯片CHP1的正面TS1和半导体芯片CHP2的正面TS2上，并且引线框22可以设置在半导体芯片CHP2的背面BS2上。因此，外部连接构件和引线框的布置面积变大，并且容易减小与它们相关的电阻值。粗略地说，在第一实施例中，可以布置多达研究例中的外部连接构件和引线框架的约四到五倍的外部连接构件和引线框架。
在研究例中，如在引线框53这一栏或其它栏中所看到的那样，水平方向上的电阻分量较大。在第一实施例中，源极电极SE1和源极电极SE2经由导电膏30在竖直方向上彼此接触。因此，源极电极SE1和源极电极SE2之间的距离较小，因此，可以使两个MOSFET 1Q和MOSFET 2Q之间的电阻分量较小。
如上所述，第一实施例可以实现等于或小于研究例(第三示例)的安装面积和封装面积，并且可以减小电阻分量使其小于研究例的电阻分量，因此，可以提高半导体装置100的性能。并且，可以减少使用半导体装置100作为开关的电路装置中的损耗。
在第一实施例中，栅极布线GW1与栅极布线GW2的连接部GW2a接触，并且连接部GW2b通过外部连接构件21电连接到包括控制电路CTRL的半导体芯片CHP3。换言之，栅极布线GW1和栅极布线GW2在彼此连接的情况下电连接到控制电路CTRL。因此，可以同时切换MOSFET 1Q的导通/截止状态和MOSFET 2Q的导通/截止状态。因此，可以使与这些开关操作相关的电路面积为一半，从而可以改善控制电路CTRL的小型化。
(第二实施例)
下面将参照图14和图15说明根据第二实施例的半导体装置100。在以下的说明中，主要说明与第一实施例的不同点，省略与第一实施例的重复点的说明。
在第一实施例中，栅极布线GW1和栅极布线GW2彼此连接。在第二实施例中，栅极布线GW1和栅极布线GW2彼此分离，并且通过外部连接构件21电连接到控制电路CTRL。因此，控制电路CTRL可以单独地切换MOSFET 1Q的导通/截止状态和MOSFET 2Q的导通/截止状态。
如图14和图15所示，布线FW形成在半导体芯片CHP2的正面TS2上。布线FW与源极电极SE2、栅极布线GW2和漏极电极DE2电绝缘，并且是浮动布线。注意，布线FW通过与源极电极SE2和栅极布线GW2相同的制造步骤形成，并且由与源极电极SE2和栅极布线GW2相同的材料制成。
布线FW包括连接部FWa和与连接部FWa一体化的连接部FWb。连接部FWa被设置用于连接到半导体芯片CHP1的栅极布线GW1，连接部FWb被设置用于连接到外部连接构件21或其它构件。
栅极布线GW1通过诸如导电膏30的导电构件与连接部FWa接触。连接部FWb设置在俯视观察下不与半导体芯片CHP1重叠的位置。因此，在接近半导体芯片CHP2的正面TS2的区域中，外部连接构件21可以通过导电膏20连接到连接部FWb。换句话说，连接部FWb可以通过外部连接构件21电连接到包括控制电路CTRL或其它部件的半导体芯片CHP3。
栅极布线GW2设置在俯视观察下不与半导体芯片CHP1重叠的位置。因此，在靠近半导体芯片CHP2的正面TS2的区域中，外部连接构件21可以通过导电膏20连接到栅极布线GW2。换句话说，栅极布线GW2可以通过外部连接构件21电连接到包括控制电路CTRL或其它部件的半导体芯片CHP3。
如上所述，当希望单独控制MOSFET 1Q的导通/截止状态和MOSFET 2Q的导通/截止状态时，可以有利地使用第二实施例的半导体装置100。
第二实施例还可以与第一实施例同样多地实现安装区域和封装区域并且减少电阻分量，因此可以提高半导体装置100的性能。并且，可以减少使用半导体装置100作为开关的电路装置中的损耗。
(第三实施例)
下面将参照图16至图18说明根据第三实施例的半导体装置100。在以下的说明中，主要说明与第一实施例的不同点，省略与第一实施例的重复点的说明。
在第一实施例中，控制电路CTRL被包括在半导体芯片CHP3中。在第三实施例中，控制电路CTRL被包括在半导体芯片CHP2中，如图16和图17所示。构成控制电路CTRL的晶体管形成在半导体衬底SUB2的不同于形成MOSFET 2Q的区域的区域中。
构成控制电路CTRL的晶体管例如是如图18所示的n型MOSFET3Q和p型MOSFET 4Q。MOSFET 3Q和MOSFET 4Q中的每一个具有平面型结构。在形成MOSFET 3Q和MOSFET 4Q的区域中，p型阱区DPW形成在半导体衬底SUB2上，并且MOSFET 2Q通过阱区DPW与MOSFET 3Q和MOSFET 4Q电绝缘。
将说明MOSFET 3Q的结构。栅极电极GE3通过栅极绝缘膜GI3形成在阱区DPW之上。在阱区DPW中，形成n型扩散区N3。扩散区N3构成MOSFET 3Q的源区或漏区。
将说明MOSFET 4Q的结构。在形成MOSFET 4Q的阱区DPW中形成n型阱区NW。栅极电极GE4通过栅极绝缘膜GI4形成在阱区NW上。在阱区NW中，形成p型扩散区P4。扩散区P4构成MOSFET4Q的源区或漏区。
MOSFET3QMOSFET 3Q和MOSFET 4Q被层间绝缘膜IL覆盖，并且在层间绝缘膜IL上形成多个焊盘电极PAD。多个焊盘电极PAD电连接到栅极电极GE3和栅极电极GE4、以及扩散区N3和扩散区P4。注意，多个焊盘电极PAD通过与源极电极SE2和栅极布线GW2相同的制造步骤形成，并且由与源极电极SE2和栅极布线GW2相同的材料制成。
MOSFET3QMOSFET 3Q和MOSFET 4Q在数量上分别是多个，并且被形成为与多个焊盘电极PAD协作以配置诸如CMOS反相器的各种电路。并且，MOSFET 3Q和MOSFET 4Q可以通过连接到多个焊盘电极PAD的外部连接构件21(接合线)电连接到另一半导体芯片、布线板、电子设备等。
在第三实施例中，栅极布线GW2包括连接部GW2a和与连接部GW2a一体化的焊盘电极PADg。类似于第一实施例，连接部GW2a被设置用于连接到半导体芯片CHP1的栅极布线GW1。焊盘电极PADg是多个焊盘电极PAD中的一个，并且构成控制电路CTRL的一部分。注意，焊盘电极PADg设置在俯视观察下不与半导体芯片CHP1重叠的位置。
栅极布线GW1通过导电膏30与栅极布线GW2的连接部GW2a接触。换言之，即使在第三实施例中，栅极布线GW1和栅极布线GW2也在彼此连接的情况下电连接到控制电路CTRL。因此，可以同时切换MOSFET 1Q的导通/截止状态和MOSFET 2Q的导通/截止状态。因此，可以使与这些开关操作相关的电路面积为一半，从而可以改善控制电路CTRL的小型化。
由于控制电路CTRL被包括在半导体芯片CHP2中，因此不需要制备半导体芯片CHP3。因此，可以简化半导体装置100的制造。并且，在第一实施例中，栅极布线GW1和栅极布线GW2通过外部连接构件21连接到控制电路CTRL。在第三实施例中，该连接是通过焊盘电极PADg实现的，因此，与该连接相关的电阻分量可以显著降低。因此，可以进一步提高半导体装置100的性能。并且，可以减少使用半导体装置100作为开关的电路装置中的损耗。
(第四实施例)
下面将参照图19和图20说明根据第四实施例的半导体装置100。在以下的说明中，主要说明与第三实施例的不同点，省略与第三实施例的重复点的说明。
在第三实施例中，栅极布线GW1和栅极布线GW2彼此连接。在第四实施例中，与第二实施例类似，栅极布线GW1和栅极布线GW2彼此隔离，并且分别电连接到控制电路CTRL。因此，控制电路CTRL可以单独地切换MOSFET 1Q的导通/截止状态和MOSFET 2Q的导通/截止状态。
如图19和图20所示，布线FW形成在半导体芯片CHP2的正面TS2上。布线FW与源极电极SE2、栅极布线GW2和漏极电极DE2电绝缘。注意，布线FW通过与源极电极SE2和栅极布线GW2相同的制造步骤形成，并且由与源极电极SE2和栅极布线GW2相同的材料制成。
栅极布线GW2包括与栅极布线GW2一体化的焊盘电极PADg1。栅极布线GW2设置在俯视观察下不与半导体芯片CHP1重叠的位置。
布线FW包括连接部FWa和与连接部FWa一体化的焊盘电极PADg2。连接部FWa被设置用于连接到半导体芯片CHP1的栅极布线GW1。栅极布线GW1经由诸如导电膏30等的导电构件与连接部FWa接触。
焊盘电极PADg1和焊盘电极PADg2中的每一个是多个焊盘电极PAD中的一个，并且构成控制电路CTRL的一部分。注意，焊盘电极PADg1和焊盘电极PADg2中的每一个被设置在俯视观察下不与半导体芯片CHP1重叠的位置处。
如上所述，当希望单独控制MOSFET 1Q的导通/截止状态和MOSFET 2Q的导通/截止状态时，可以有利地使用第四实施例的半导体装置100。
在第四实施例中，布线FW用于栅极布线GW1和控制电路CTRL之间的连接，并且栅极布线GW2包括作为控制电路CTRL的一部分的焊盘电极PADg1。因此，即使在第四实施例中，与第三实施例类似地，外部连接构件21也不用于与控制电路CTRL的连接，因此，与该连接相关的电阻分量可以显著减小。因此，可以进一步提高半导体装置100的性能。并且，可以减少使用半导体装置100作为开关的电路装置中的损耗。
在上文中，已经基于实施例具体描述了本发明。然而，本发明不限于上述实施例，并且可以在本发明的范围内进行各种修改。
例如，在上述实施例中，已经解释了将电路装置的负载LAD用作在机动车辆中使用的电气设备的情况。然而，电路装置的预期用途不限于机动车辆，并且负载LAD可以是不在机动车辆中使用的不同的电气设备。
此外，在上述实施例中，半导体衬底SUB1和半导体衬底SUB2中的每一个都被解释为n型硅衬底。然而，半导体衬底SUB1和半导体衬底SUB2中的每一个的材料不限于硅，并且半导体衬底SUB1和半导体衬底SUB2中的每一个可以是n型碳化硅衬底(n型SiC衬底)。
此外，在上述实施例中，MOSFET 1Q和MOSFET 2Q中的每一个具有沟槽－栅极结构。然而，如果源极电极SE1和源极电极SE2以及栅极布线GW1和栅极布线GW2设置在靠近正面TS1和正面TS2的区域中，而漏极电极DE1和漏极电极DE2设置在靠近背面BS1和背面BS2的区域中，则MOSFET 1Q和MOSFET 2Q中的每一个可以具有平面结构。换句话说，不形成沟槽TR，栅极电极GE1和栅极电极GE2可以通过栅极绝缘膜GI而形成在半导体衬底SUB1和半导体衬底SUB2上。

Claims (10)

1.一种半导体装置，包括：
第一半导体芯片，包括n型的第一MOSFET和形成在所述第一MOSFET中的第一寄生二极管；以及
第二半导体芯片，包括n型的第二MOSFET和形成在所述第二MOSFET中的第二寄生二极管；
其中第一源极电极和第一栅极布线形成在所述第一半导体芯片的正面中；
其中第一漏极电极形成在所述第一半导体芯片的背面中，
其中所述第一寄生二极管的第一阳极耦合到所述第一源极电极，所述第一寄生二极管的第一阴极耦合到所述第一漏极电极，
其中第二源极电极和第二栅极布线形成在所述第二半导体芯片的正面中；
其中第二漏极电极形成在所述第二半导体芯片的背面中，
其中所述第二寄生二极管的第二阳极耦合到所述第二源极电极，所述第二寄生二极管的第二阴极耦合到所述第二漏极电极，并且
其中所述第一半导体芯片的所述正面和所述第二半导体芯片的所述正面彼此面对，使得所述第一源极电极和所述第二源极电极经由第一导电构件彼此接触。
2.根据权利要求1所述的半导体装置，还包括：
第三半导体芯片，包括电连接到所述第一栅极布线和所述第二栅极布线中的每一个栅极布线的控制电路，
其中所述控制电路具有向所述第一栅极布线和所述第二栅极布线提供栅极电位以切换所述第一MOSFET和所述第二MOSFET中的每一个MOSFET的导通/截止状态的功能。
3.根据权利要求2所述的半导体装置，
其中所述第二栅极布线包括：
第一连接部；以及
第二连接部，所述第二连接部与所述第一连接部一体化，其中所述第一栅极布线经由第二导电构件与所述第一连接部接触，其中所述第二连接部设置在俯视观察下不与所述第一半导体芯片重叠的位置处，并通过第一外部连接构件电连接至所述控制电路，以及
其中所述控制电路同时切换第一MOSFET的导通/截止状态和第二MOSFET的导通/截止状态。
4.根据权利要求2所述的半导体装置，
其中所述第二栅极布线设置在俯视观察下不与所述第一半导体芯片重叠的位置处，并通过第二外部连接构件电连接至所述控制电路，
其中第一布线形成在所述第二半导体芯片的所述正面中，所述第一布线与所述第二源极电极、所述第二栅极布线和所述第二漏极电极电绝缘；
其中第一布线包括：
第三连接部；以及
与所述第三连接部一体化的第四连接部，
其中所述第一栅极布线经由第三导电构件与所述第三连接部接触，其中所述第四连接部设置在俯视观察下不与所述第一半导体芯片重叠的位置处，并且通过第三外部连接构件电连接到所述控制电路，并且
其中所述控制电路允许单独地切换所述第一MOSFET的导通/截止状态和所述第二MOSFET的导通/截止状态。
5.根据权利要求1所述的半导体装置，
其中所述第二半导体芯片还包括与所述第一栅极布线和所述第二栅极布线电连接的控制电路；
其中所述控制电路具有向所述第一栅极布线和所述第二栅极布线提供栅极电位以切换所述第一MOSFET和所述第二MOSFET中的每一个MOSFET的导通/截止状态的功能。
6.根据权利要求5所述的半导体装置，
其中所述第二栅极布线包括：
第一连接部；以及
与所述第一连接部一体化的第一焊盘电极，
其中所述第一栅极布线经由第二导电构件与所述第一连接部接触，其中所述第一焊盘电极设置在俯视观察下不与所述第一半导体芯片重叠的位置处，并且构成所述控制电路的一部分，以及
其中所述控制电路同时切换所述第一MOSFET的导通/截止状态和所述第二MOSFET的导通/截止状态。
7.根据权利要求5所述的半导体装置，
其中所述第二栅极布线设置在俯视观察下不与所述第一半导体芯片重叠的位置处，
其中所述第二栅极布线包括与所述第二栅极布线一体化、并构成所述控制电路的一部分的第一焊盘电极，
其中第一布线形成在所述第二半导体芯片的所述正面中，所述第一布线与所述第二源极电极、所述第二栅极布线和所述第二漏极电极电绝缘；
其中所述第一布线包括第三连接部和与所述第三连接部一体化的第二焊盘电极，
其中所述第一栅极布线经由第三导电构件与所述第三连接部接触，
其中所述第二焊盘电极设置在俯视观察下不与所述第一半导体芯片重叠的位置处，并且构成所述控制电路的一部分，以及
其中所述控制电路允许单独地切换所述第一MOSFET的导通/截止状态和所述第二MOSFET的导通/截止状态。
8.根据权利要求1所述的半导体装置，
其中所述第一半导体芯片包括：
n型第一半导体衬底，具有正面和背面；
p型第一体区，形成在所述第一半导体衬底中靠近所述第一半导体衬底的所述正面的区域中；
n型第一源区，形成在所述第一体区中；
第一沟槽，形成在所述第一半导体衬底中靠近所述第一半导体衬底的所述正面的区域中，使得其底部位于低于所述第一体区的位置处；
第一栅极绝缘膜，形成在所述第一沟槽内；
第一栅极电极，形成在所述第一栅极绝缘膜上以被掩埋在所述第一沟槽内；
第一层间绝缘膜，形成在所述第一半导体衬底的所述正面上；
第一源极电极，形成在第一层间绝缘膜上并且电连接到所述第一体区和所述第一源区；
第一栅极布线，形成在所述第一层间绝缘膜上并且与所述第一栅极电极电连接；
n型第一漏区，形成在所述第一半导体衬底中靠近所述第一半导体衬底的所述背面的区域中；以及
第一漏极电极，形成在所述第一半导体衬底的所述背面之下并且电连接到所述第一漏区，
其中所述第二半导体芯片包括：
n型第二半导体衬底，具有正面和背面；
p型第二体区，形成在所述第二半导体衬底中靠近所述第二半导体衬底的所述正面的区域中；
n型第二源区，形成在所述第二体区中；
第二沟槽，形成在所述第二半导体衬底中靠近所述第二半导体衬底的所述正面的区域中，使得其底部位于低于所述第二体区的位置处；
第二栅极绝缘膜，形成在所述第二沟槽内；
第二栅极电极，形成在所述第二栅极绝缘膜上以被掩埋在所述第二沟槽内；
第二层间绝缘膜，形成在所述第二半导体衬底的所述正面上；
第二源极电极，形成在所述第二层间绝缘膜上并且电连接到所述第二体区和所述第二源区；
第二栅极布线，形成在所述第二层间绝缘膜上并且与所述第二栅极电极电连接；
n型第二漏区，形成在所述第二半导体衬底中靠近所述第二半导体衬底的所述背面的区域中；以及
第二漏极电极，形成在所述第二半导体衬底的所述背面之下并且电连接到所述第二漏区，
其中所述第一寄生二极管由所述第一体区以及在所述第一体区之下的所述第一半导体衬底和所述第一漏区构成，以及
其中所述第二寄生二极管由所述第二体区以及在所述第二体区之下的所述第二半导体衬底以及所述第二漏区构成。
9.根据权利要求8所述的半导体装置，
其中所述第二半导体芯片还包括形成在所述第二半导体衬底中在所述第二体区之下的p型柱区。
10.一种电路装置，使用根据权利要求1所述的半导体装置作为开关，包括：
电池，具有正极和负极；以及
负载，
其中所述第一漏极电极电连接到所述正极，并且
其中所述第二漏极电极通过所述负载电连接到所述负极。
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