CN116526875B - 驱动信号生成方法及设备 - Google Patents

Abstract

本发明提供一种驱动信号生成方法及设备，该方法用于交错并联I型三电平电路拓扑，包括如下步骤：根据开关频率及目标相所对应的交错数量n，生成与开关频率所对应的2n个分频信号，目标相为交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数；输出第一正负电压信号及第二正负电压信号；将2n个分频信号与第一正负电压信号及第二正负电压信号逻辑或运算，得到4n个逻辑或信号；输出四个PWM信号，第一正负电压信号、第二正负电压信号及四个PWM信号与目标相的输出端的电压极性相关联；将四个PWM信号与4n个逻辑或信号逻辑与运算，得到4n个驱动信号，驱动信号用于输出至目标相。该方法可直接用于数字控制器，价格低，使用方便。

Description

驱动信号生成方法及设备

技术领域

本发明涉及电力电子领域，尤其涉及一种驱动信号生成方法及设备。

背景技术

三电平拓扑结构具有输出容量大、输出电压高、电流谐波含量小等优点，因此在高压大功率交流电机变频调速领域得到了广泛应用。

随着三电平拓扑结构的发展，三电平拓扑结构中的MOS管越来越多，需要更多的PWM控制。现有技术中，交错并联三相I型三电平电路拓扑需要二十四个MOS管和二十四路PWM控制，以控制发波。现有技术采用FPGA（Field Programmable Gate Array）或多个数字控制器组合作为发波控制器，以输出二十四路PWM。

但是FPGA价格昂贵、使用复杂，而多个数字控制器组合使用存在通信延时，导致PWM同频错相难实现的问题。

发明内容

本发明为解决现有技术中存在的FPGA价格昂贵、使用复杂的问题，多个数字控制器组合使用存在通信延时，PWM同频错相难实现的问题，提供一种用于交错并联I型三电平电路拓扑的驱动信号生成方法及设备，可直接用于数字控制器，价格低，使用方便，同时因不存在多个数字控制器组合，不存在通信延时，PWM同频错相难实现的问题。

本发明第一方面提供了驱动信号生成方法，用于交错并联I型三电平电路拓扑，所述交错并联I型三电平电路拓扑至少包括一相，包括如下步骤：

根据开关频率及目标相所对应的交错数量n，生成与所述开关频率所对应的2n个分频信号，其中，所述目标相为所述交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数；

输出第一正负电压信号及第二正负电压信号，其中，所述第一正负电压信号和所述第二正负电压信号与所述目标相的输出端的电压极性相关联；

将2n个所述分频信号与所述第一正负电压信号及所述第二正负电压信号逻辑或运算，得到4n个逻辑或信号；

输出四个PWM信号，其中，四个所述PWM信号与所述目标相的输出端的电压极性相关联；

将4n个所述逻辑或信号与四个所述PWM信号逻辑与运算，得到4n个驱动信号，所述驱动信号用于输出至所述目标相。

本发明第二方面提供了一种发波控制设备，包括：

数字控制器，用于根据开关频率及交错并联I型三电平电路拓扑的目标相所对应的交错数量n，生成与所述开关频率所对应的2n个分频信号，其中，所述交错并联I型三电平电路拓扑至少包括一相，所述目标相为所述交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数，还用于输出第一正负电压信号及第二正负电压信号，还用于输出四个PWM信号，所述第一正负电压信号、所述第二正负电压信号及四个所述PWM信号与所述目标相的输出端的电压极性相关联；

逻辑或门电路，用于将2n个所述分频信号与所述第一正负电压信号及所述第二正负电压信号逻辑或运算，得到4n个逻辑或信号；

逻辑与门电路，用于将四个所述PWM信号与4n个所述逻辑或信号逻辑与运算，得到4n个驱动信号，还用于将4n个所述驱动信号输出至所述目标相，以控制所述交错并联I型三电平电路拓扑发波。

本发明第三方面提供了一种计算机设备，其包括至少一个连接的处理器、存储器和收发器，其中，所述存储器用于存储程序代码，所述处理器用于调用所述存储器中的程序代码来执行上述第一方面所述的驱动信号生成方法。

相较于现有技术，本发明的用于交错并联I型三电平电路拓扑的驱动信号生成方法可以应用于普通数字控制器，价格低，使用方便。同时，由于不存在多个数字控制器组合的情形，因此也不存在通信延时，从而避免了PWM同频错相难实现的问题。

附图说明

图1为本发明提供的一种用于交错并联I型三电平电路拓扑的驱动信号生成方法的流程图；

图2为现有的交错并联三相I型三电平电路拓扑的目标相的结构示意图；

图3为本发明的一种目标相的交错数量为二时生成的分频信号的时序图；

图4为本发明的一种目标相的交错数量为三时生成的分频信号的时序图；

图5为本发明的一种分频信号与正负电压信号的逻辑或运算示意图；

图6为本发明的一种分频信号、正负电压信号及逻辑或信号的时序图；

图7为本发明的一种PWM信号与逻辑或信号的逻辑与运算示意图；

图8为本发明的一种逻辑或信号、PWM信号及驱动信号的时序图；

图9为本发明提供的一种发波控制设备的结构示意图；

图10为本发明实施例提供的一种终端设备的硬件结构示意图。

具体实施方式

下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1，为本发明提供的一种用于交错并联I型三电平电路拓扑的驱动信号生成方法的流程图。在此，从交错并联三相I型三电平电路拓扑的角度对驱动信号生成方法进行说明。交错并联三相I型三电平电路拓扑包括三相，每一相结构相同，每一相的驱动信号均可采用本发明的驱动信号生成方法生成，每两相之间的正负半周信号相差120度。

为了方便说明，本发明以交错并联三相I型三电平电路拓扑的目标相为例进行说明，目标相为交错并联三相I型三电平电路拓扑的任意一相，如图2所示，目标相10的正母线VBUS+与负母线VBUS-之间连接了n个交错并联的开关管组，n≥2且为正整数，交错并联的开关管组的数量n即为目标相10所对应的交错数量n。每个开关管组包括连接于正母线VBUS+与电压输出端O之间的上开关组和连接于负母线VBUS-与电压输出端O之间的下开关组，上开关管组和下开关组包括串联的外管及内管。外管及内管为功率开关管，具体可以为MOSFET、三极管、IGBT管、GAN及SIC中的任意一种。在此，以目标相10所对应的交错数量n为二为例进行说明，目标相10的正母线VBUS+与负母线VBUS-之间交错并联了第一开关管组和第二开关管组，第一开关管组包括第一上开关组11和第一下开关组13，第二开关管组包括第二上开关组11`和第二下开关组13`。目标相10的正母线VBUS+与电压输出端O之间连接第一上开关组11及第二上开关组11`，第一上开关组11包括外管Q11、内管Q12、二极管D11及D12，可以理解的是，二极管D11和D12分别为外管Q11和内管Q12对应的体二极管，或反并联设置的二极管。第二上开关组11`包括外管Q11`、内管Q12`、二极管D11`及D12`，二极管D11`及D12`分别为外管Q11`和内管Q12`对应的体二极管，或反并联设置的二极管。目标相10的负母线VBUS-与电压输出端O之间连接第一下开关组13及第二下开关组13`，第一下开关组13包括外管Q14、内管Q13、二极管D14及D13，二极管D14及D13分别为外管Q14和内管Q13对应的体二极管，或反并联设置的二极管，第二下开关组13`包括外管Q14`、内管Q13`、二极管D14`及D13`，二极管D14`及D13`分别为外管Q14`和内管Q13`对应的体二极管，或反并联设置的二极管。

本发明的驱动信号生成方法生成的驱动信号用于控制目标相的功率开关管，该方法包括如下步骤：

101、根据开关频率及目标相所对应的交错数量n，生成与开关频率所对应的2n个分频信号，其中，目标相为交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数。

在本实施例中，分频信号的频率是开关频率的1/n，分频信号以n个开关周期为一个大周期，在任一个大周期内，第一分频信号在第一开关周期输出高电平，在第二至第n开关周期输出低电平；第i+1分频信号延后第i分频信号1/2个开关周期，其中，2n≥i≥1，且为正整数。

例如，若目标相10的交错数量n为二，则分频信号的数量为四，每一个大周期包括二个开关周期，在任一个大周期内，第一分频信号在第一开关周期输出高电平，在第二开关周期输出低电平；第二分频信号在第1/2开关周期内输出低电平，从第1/2至第3/2开关周期内输出高电平，从第3/2至第二开关周期内输出低电平；第三分频信号在第一开关周期输出低电平，在第二开关周期输出高电平；第四分频信号在第1/2开关周期内输出高电平，从第1/2至第3/2开关周期内输出低电平，从第3/2至第二开关周期输出高电平，如图3所示。

例如，若目标相10的交错数量n为三，则分频信号的数量为六，每一个大周期包括三个开关周期，在任一个大周期内，第一分频信号在第一开关周期输出高电平，在第二至第三开关周期输出低电平；第二分频信号在第1/2开关周期内输出低电平，从第1/2至第3/2开关周期内输出高电平，从第3/2至第三开关周期内输出低电平；第三分频信号在第一开关周期输出低电平，在第二开关周期输出高电平，在第三开关周期输出低电平；第四分频信号在第一至3/2开关周期内输出低电平，从第3/2至5/2开关周期内输出高电平，从第5/2至第三开关周期内输出低电平；第五分频信号在第一至第二开关周期输出低电平，在第三开关周期输出高电平；第六分频信号在第1/2开关周期内输出高电平，从第1/2至第5/2开关周期内输出低电平，从第5/2至第三开关周期内输出高电平，如图4所示。

102、输出第一正负电压信号及第二正负电压信号，其中，第一正负电压信号和第二正负电压信号与目标相的输出端的电压极性相关联。

在本实施例中，第一正负电压信号为当目标相的输出端的电压极性为正时，输出低电平，当目标相的输出端的电压极性为负时，输出高电平；第二正负电压信号取反第一正负电压信号，即第二正负电压信号为当目标相的输出端的电压极性为正时，输出高电平，当目标相的输出端的电压极性为负时，输出低电平。

需要说明的是，目标相的输出端的电压极性可以通过检测获得，以目标相10为例，电压输出端O端连接一滤波电容Cf，检测滤波电容Cf两端的电压，若为正，则电压极性为正，若为负，则电压极性为负。

103、将2n个分频信号与第一正负电压信号及第二正负电压信号逻辑或运算，得到4n个逻辑或信号。

在本实施例中，将2n个分频信号与第一正负电压信号及第二正负电压信号逻辑或运算，得到4n个逻辑或信号具体包括如下步骤：

将第i分频信号与第一正负电压信号及第二正负电压信号分别逻辑或运算，得到第2i-1逻辑或信号和第2i逻辑或信号。

具体来说，每一分频信号与第一正负电压信号逻辑或运算，获得一对应第一正负电压信号的逻辑或信号，每一分频信号与第二正负电压信号逻辑或运算，获得一对应第二正负电压信号的逻辑或信号，分频信号数量为2n，每一分频信号对应两个逻辑或信号，从而逻辑或信号数量为4n。其中，4n个逻辑或信号中，2n个逻辑或信号对应第一正负电压信号，另外2n个逻辑或信号对应第二正负电压信号。对应第一正负电压信号的2n个逻辑或信号，在负半周输出电平均为高电平，在正半周输出电平与其对应的分频信号相同；对应第二正负电压信号的2n个逻辑或信号，在负半周输出电平与其对应的分频信号相同，在正半周输出电平均为高电平。

例如，请参阅图5及图6，其中，图5为本发明的一种分频信号与正负电压信号的逻辑或运算示意图，图6为本发明的一种分频信号、正负电压信号及逻辑或信号的时序图。若目标相10的交错数量n为二，则分频信号数量为四，第一分频信号与第一正负电压信号逻辑或运算，获得第一逻辑或信号，第一分频信号与第二正负电压信号逻辑或运算，获得第二逻辑或信号；第二分频信号与第一正负电压信号逻辑或运算，获得第三逻辑或信号，第二分频信号与第二正负电压信号逻辑或运算，获得第四逻辑或信号；第三分频信号与第一正负电压信号逻辑或运算，获得第五逻辑或信号，第三分频信号与第二正负电压信号逻辑或运算，获得第六逻辑或信号；第四分频信号与第一正负电压信号逻辑或运算，获得第七逻辑或信号，第四分频信号与第二正负电压信号逻辑或运算，获得第八逻辑或信号。

104、输出四个PWM信号，其中，四个PWM信号与目标相的输出端的电压极性相关联。

在本实施例中，四个PWM信号分别为第一PWM信号、第二PWM信号、第三PWM信号及第四PWM信号，且当目标相的输出端的电压极性为正时，第一PWM信号与第三PWM信号互补发波，第二PWM信号输出电平为高电平，第四PWM信号输出电平为低电平；当目标相的输出端的电压极性为负时，第二PWM信号与第四PWM信号互补发波，第三PWM信号输出电平为高电平，第四PWM信号输出电平为低电平。

其中，第一PWM信号对应目标相的正母线与电压输出端之间连接的外管设置，第二PWM信号对应目标相的正母线与电压输出端之间连接的内管设置，第三PWM信号对应目标相的负母线与电压输出端之间连接的内管设置，第四PWM信号对应目标相的负母线与电压输出端之间连接的外管设置。

在此具体以二交错的目标相10为例进行说明，第一PWM信号对应外管Q11及Q11`，第二PWM信号对应内管Q12和Q12`，第三PWM信号对应内管Q13和Q13`，第四PWM信号对应外管Q14和Q14`。

105、将4n个逻辑或信号与四个PWM信号逻辑与运算，得到4n个驱动信号，驱动信号用于输出至目标相。

在本实施例中，将4n个逻辑或信号与四个PWM信号逻辑与运算，得到4n个驱动信号具体包括如下步骤：

将第4j-3逻辑或信号与第一PWM信号逻辑与运算，得到第4j-3驱动信号，其中，{j∈N | n≥j≥1}；

将第4j-2逻辑或信号与第二PWM信号逻辑与运算，得到第4j-2驱动信号；

将第4j-1逻辑或信号与第三PWM信号逻辑与运算，得到第4j-1驱动信号；

将第4j逻辑或信号与第四PWM信号逻辑与运算，得到第4j驱动信号。

可以理解的是，4n个逻辑或信号中，将有n个逻辑或信号与第一PWM信号逻辑与运算，获得n个对应第一PWM信号的驱动信号；n个逻辑或信号与n个逻辑或信号与第二PWM信号逻辑与运算，获得n个对应第二PWM信号的驱动信号；n个逻辑或信号与第三PWM信号逻辑与运算，获得n个对应第三PWM信号的驱动信号；n个逻辑或信号与第四PWM信号逻辑与运算，获得n个对应第四PWM信号的驱动信号。

可以理解的是，第一PWM信号对应目标相的正母线与电压输出端之间连接的外管设置，从而第4j-3驱动信号对应于目标相的第j开关管组的正母线与电压输出端之间连接的外管；第二PWM信号对应目标相的正母线与电压输出端之间连接的内管设置，从而第4j-2驱动信号对应于目标相的第j开关管组的正母线与电压输出端之间连接的内管；第三PWM信号对应目标相的负母线与电压输出端之间连接的内管设置，从而第4j-1驱动信号对应于目标相的第j开关管组的负母线与电压输出端之间连接的内管；第四PWM信号对应目标相的负母线与电压输出端之间连接的外管设置，从而第4j驱动信号对应于目标相的第j开关管组的负母线与电压输出端之间连接的外管。

例如，请参阅图7及图8，其中，图7为本发明的一种PWM信号与逻辑或信号的逻辑与运算示意图，图8为本发明的一种逻辑或信号、PWM信号及驱动信号的时序图。若目标相10的交错数量n为二，第一逻辑或信号与第一PWM信号逻辑与运算，得到第一驱动信号，对应外管Q11；第二逻辑或信号与第二PWM信号逻辑与运算，得到第二驱动信号，对应内管Q12；第三逻辑或信号与第三PWM信号逻辑与运算，得到第三驱动信号，对应内管Q13；第四逻辑或信号与第四PWM信号逻辑与运算，得到第四驱动信号，对应外管Q14；第五逻辑或信号与第一PWM信号逻辑与运算，得到第五驱动信号，对应外管Q11`；第六逻辑或信号与第二PWM信号逻辑与运算，得到第六驱动信号，对应内管Q12`；第七逻辑或信号与第三PWM信号逻辑与运算，得到第七驱动信号，对应内管Q13`；第八逻辑或信号与第四PWM信号逻辑与运算，得到第八驱动信号，对应外管Q14`。

106、将4n个驱动信号输出至目标相，以控制目标相发波。

在本实施例中，将4n个驱动信号输出至目标相，以控制目标相发波具体包括如下步骤：

将第4j-3驱动信号输出至目标相的第j开关管组的正母线与电压输出端之间连接的外管；

将第4j-2驱动信号输出至目标相的第j开关管组的正母线与电压输出端之间连接的内管；

将第4j-1驱动信号输出至目标相的第j开关管组的负母线与电压输出端之间连接的内管；

将第4j驱动信号输出至目标相的第j开关管组的负母线与电压输出端之间连接的外管。

需要说明的是，驱动信号的数量为4n，目标相的交错数量为n，功率开关管的数量为4n，从而一个驱动信号对应一个功率开关管。

例如，若目标相10的交错数量n为二，第一驱动信号输入外管Q11，第二驱动信号输入内管Q12，第三驱动信号输入内管Q13，第四驱动信号输入外管Q14，第五驱动信号输入外管Q11`，第六驱动信号输入内管Q12`，第七驱动信号输入内管Q13`，第八驱动信号输入外管Q14`。

相较于现有技术，本发明的用于交错并联I型三电平电路拓扑的驱动信号生成方法可以应用于普通数字控制器，只需外加逻辑器件，价格低，使用方便。同时，由于不存在多个数字控制器组合使用的情形，因此也不存在通信延时，从而避免了PWM同频错相难实现的问题。

上面从驱动信号生成方法的角度对本发明实施例进行说明，下面从发波控制设备的角度对本发明实施例进行说明。

请参阅图9，为本发明提供的发波控制设备的结构示意图。发波控制设备200包括：

数字控制器201，用于根据开关频率及交错并联I型三电平电路拓扑的目标相所对应的交错数量n，生成与开关频率所对应的2n个分频信号，其中，交错并联I型三电平电路拓扑至少包括一相，目标相为交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数。

还用于输出第一正负电压信号及第二正负电压信号，其中，第一正负电压信号和第二正负电压信号与目标相的输出端的电压极性相关联。

还用于输出四个PWM信号，其中，四个PWM信号与目标相的输出端的电压极性相关联；

需要说明的是，数字控制器201可以为DSP（Digital Signal Processing）、MCU、单片机及FPGA等等。

逻辑或门电路202，用于将2n个分频信号与第一正负电压信号及第二正负电压信号逻辑或运算，得到4n个逻辑或信号；

逻辑与门电路203，用于将四个PWM信号与4n个逻辑或信号逻辑与运算，得到4n个驱动信号，还用于将4n个驱动信号输出至目标相，以控制交错并联I型三电平电路拓扑发波。

可选地，第一正负电压信号为当目标相的输出端的电压极性为正时，输出低电平，当目标相的输出端的电压极性为负时，输出高电平，第二正负电压信号取反第一正负电压信号。

可选地，四个PWM信号分别为第一PWM信号、第二PWM信号、第三PWM信号及第四PWM信号，且当目标相的输出端的电压极性为正时，第一PWM信号与第三PWM信号互补发波，第二PWM信号输出电平为高电平，第四PWM信号输出电平为低电平；当目标相的输出端的电压极性为负时，第二PWM信号与第四PWM信号互补发波，第三PWM信号输出电平为高电平，第四PWM信号输出电平为低电平。

可选地，分频信号的频率是开关频率的1/n，分频信号以n个开关周期为一个大周期，在任一个大周期内，第一分频信号在第一开关周期输出高电平，在第二至第n开关周期输出低电平；第i+1分频信号延后第i分频信号1/2个开关周期，其中，2n≥i≥1，且为正整数。

可选地，逻辑或门电路202还用于：

将第i分频信号与第一正负电压信号及第二正负电压信号分别逻辑或运算，得到第2i-1逻辑或信号和第2i逻辑或信号。

可选地，逻辑与门电路203还用于：

将四个PWM信号与4n个逻辑或信号逻辑与运算，得到4n个驱动信号具体包括如下步骤：

将第4j-3逻辑或信号与第一PWM信号逻辑与运算，得到第4j-3驱动信号，其中，{j∈N | n≥j≥1}；

将第4j-2逻辑或信号与第二PWM信号逻辑与运算，得到第4j-2驱动信号；

将第4j-1逻辑或信号与第三PWM信号逻辑与运算，得到第4j-1驱动信号；

将第4j逻辑或信号与第四PWM信号逻辑与运算，得到第4j驱动信号。

可选地，逻辑与门电路203，还用于将4n个驱动信号输出至目标相，以控制目标相发波。

可选地，逻辑与门电路203，还用于：

将第4j-3驱动信号输出至目标相的第j开关管组的正母线与电压输出端之间连接的外管；

将第4j-2驱动信号输出至目标相的第j开关管组的正母线与电压输出端之间连接的内管；

将第4j-1驱动信号输出至目标相的第j开关管组的负母线与电压输出端之间连接的内管；

将第4j驱动信号输出至目标相的第j开关管组的负母线与电压输出端之间连接的外管。

可以理解的是，发波控制设备200用于控制交错并联三相I型三电平电路拓扑发波时，逻辑或门电路202及逻辑与门电路203数量均为三，一组逻辑或门电路202及逻辑与门电路203对应交错并联三相I型三电平电路拓扑的一相，三组逻辑或门电路202及逻辑与门电路203分别对应交错并联三相I型三电平电路拓扑的的第一相、第二相及第三相，数字控制器201针对每一相，分别输出对应第一相的分频信号、两个正负电压信号及四个PWM信号PWM11\PWM12\PWM13\PWM14，对应第二相的分频信号、两个正负电压信号及四个PWM信号PWM21\PWM22\PWM23\PWM24，对应第三相的分频信号、两个正负电压信号及四个PWM信号PWM31\PWM32\PWM33\PWM34。

接下来介绍本发明实施例提供的另一种终端设备，请参阅图10，为本发明实施例提供的终端设备的硬件结构示意图，终端设备300包括：

接收器301、发射器302、处理器303和存储器304 (其中终端设备300中的处理器303的数量可以一个或多个，图8中以一个处理器为例)。在本发明的一些实施例中，接收器301、发射器302、处理器303和存储器304可通过总线或其它方式连接，其中，图10中以通过总线连接为例。

存储器304可以包括只读存储器和随机存取存储器，并向处理器303提供指令和数据。存储器304的一部分还可以包括NVRAM。存储器304存储有操作系统和操作指令、可执行模块或者数据结构，或者它们的子集，或者它们的扩展集，其中，操作指令可包括各种操作指令，用于实现各种操作。操作系统可包括各种系统程序，用于实现各种基础业务以及处理基于硬件的任务。

处理器303控制终端设备的操作，处理器303还可以称为CPU。具体的应用中，终端设备的各个组件通过总线系统耦合在一起，其中总线系统除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，在图中将各种总线都称为总线系统。

上述本发明实施例揭示的驱动信号生成方法可以应用于处理器303中，或者由处理器303实现。处理器303可以是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述图1所示的方法的各步骤可以通过处理器303中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器303可以是通用处理器、DSP、ASIC、FPGA或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器304，处理器303读取存储器304中的信息，结合其硬件完成上述方法的步骤。

本发明实施例还提供一种计算机可读介质，包含计算机执行指令，计算机执行指令能够使服务器执行上述实施例描述的驱动信号生成方法，其实现原理和技术效果类似，此处不再赘述。

另外需说明的是，以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。另外，本发明提供的装置实施例附图中，模块之间的连接关系表示它们之间具有通信连接，具体可以实现为一条或多条通信总线或信号线。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。

以上所述仅为本发明的部分实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种驱动信号生成方法，用于交错并联I型三电平电路拓扑，所述交错并联I型三电平电路拓扑至少包括一相，其特征在于，包括如下步骤：

根据开关频率及目标相所对应的交错数量n，生成与所述开关频率所对应的2n个分频信号，其中，所述目标相为所述交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数，

所述分频信号的频率是所述开关频率的1/n，所述分频信号以n个开关周期为一个大周期，在任一个所述大周期内，第一分频信号在第一开关周期输出高电平，在第二至第n开关周期输出低电平；第i+1分频信号延后第i分频信号1/2个所述开关周期，其中，2n≥i≥1，且为正整数，

所述目标相的正母线与负母线之间连接了n个交错并联的开关管组，每个所述开关管组包括连接于正母线与电压输出端之间的上开关组和连接于负母线与电压输出端之间的下开关组，所述上开关管组和所述下开关组包括串联的外管及内管；

输出第一正负电压信号及第二正负电压信号，其中，所述第一正负电压信号和所述第二正负电压信号与所述目标相的输出端的电压极性相关联；

将2n个所述分频信号与所述第一正负电压信号及所述第二正负电压信号逻辑或运算，得到4n个逻辑或信号；

输出四个PWM信号，其中，四个所述PWM信号与所述目标相的输出端的电压极性相关联；

将4n个所述逻辑或信号与四个所述PWM信号逻辑与运算，得到4n个驱动信号，所述驱动信号用于输出至所述目标相。

2.根据权利要求1所述的方法，其特征在于，所述第一正负电压信号为当所述目标相的输出端的电压极性为正时，输出低电平，当所述目标相的输出端的电压极性为负时，输出高电平；第二正负电压信号为当目标相的输出端的电压极性为正时，输出高电平，当目标相的输出端的电压极性为负时，输出低电平。

3.根据权利要求1所述的方法，其特征在于，四个所述PWM信号分别为第一PWM信号、第二PWM信号、第三PWM信号及第四PWM信号，且当所述目标相的输出端的电压极性为正时，所述第一PWM信号与所述第三PWM信号互补发波，所述第二PWM信号输出电平为高电平，所述第四PWM信号输出电平为低电平；当所述目标相的输出端的电压极性为负时，所述第二PWM信号与所述第四PWM信号互补发波，所述第三PWM信号输出电平为高电平，所述第四PWM信号输出电平为低电平。

4.根据权利要求1所述的方法，其特征在于，所述将2n个所述分频信号与所述第一正负电压信号及第二正负电压信号逻辑或运算，得到4n个逻辑或信号包括如下步骤：

将第i分频信号与第一正负电压信号及第二正负电压信号分别逻辑或运算，得到第2i-1逻辑或信号和第2i逻辑或信号。

5.根据权利要求4所述的方法，其特征在于，所述将4n个所述逻辑或信号与四个所述PWM信号逻辑与运算，得到4n个驱动信号包括如下步骤：

将第4j-3逻辑或信号与第一PWM信号逻辑与运算，得到第4j-3驱动信号，其中，{j∈N |n≥j≥1}；

将第4j-2逻辑或信号与第二PWM信号逻辑与运算，得到第4j-2驱动信号；

将第4j-1逻辑或信号与第三PWM信号逻辑与运算，得到第4j-1驱动信号；

将第4j逻辑或信号与第四PWM信号逻辑与运算，得到第4j驱动信号。

6.根据权利要求5所述的方法，其特征在于，该方法还包括如下步骤：

将4n个所述驱动信号输出至所述目标相，以控制所述目标相发波。

7.根据权利要求6所述的方法，其特征在于，所述将4n个所述驱动信号输出至所述目标相，以控制所述目标相发波包括如下步骤：

将所述第4j-3驱动信号输出至所述目标相的第j开关管组的正母线与电压输出端之间连接的外管；

将所述第4j-2驱动信号输出至所述目标相的第j开关管组的正母线与电压输出端之间连接的内管；

将所述第4j-1驱动信号输出至所述目标相的第j开关管组的负母线与电压输出端之间连接的内管；

将所述第4j驱动信号输出至所述目标相的第j开关管组的负母线与电压输出端之间连接的外管。

8.一种发波控制设备，其特征在于，包括：

数字控制器，用于根据开关频率及交错并联I型三电平电路拓扑的目标相所对应的交错数量n，生成与所述开关频率所对应的2n个分频信号，其中，所述交错并联I型三电平电路拓扑至少包括一相，所述目标相为所述交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数，还用于输出第一正负电压信号及第二正负电压信号，还用于输出四个PWM信号，所述第一正负电压信号、所述第二正负电压信号及四个所述PWM信号与所述目标相的输出端的电压极性相关联，

所述分频信号的频率是所述开关频率的1/n，所述分频信号以n个开关周期为一个大周期，在任一个所述大周期内，第一分频信号在第一开关周期输出高电平，在第二至第n开关周期输出低电平；第i+1分频信号延后第i分频信号1/2个所述开关周期，其中，2n≥i≥1，且为正整数，

所述目标相的正母线与负母线之间连接了n个交错并联的开关管组，每个所述开关管组包括连接于正母线与电压输出端之间的上开关组和连接于负母线与电压输出端之间的下开关组，所述上开关管组和所述下开关组包括串联的外管及内管；

逻辑或门电路，用于将2n个所述分频信号与所述第一正负电压信号及所述第二正负电压信号逻辑或运算，得到4n个逻辑或信号；

逻辑与门电路，用于将四个所述PWM信号与4n个所述逻辑或信号逻辑与运算，得到4n个驱动信号，还用于将4n个所述驱动信号输出至所述目标相，以控制所述交错并联I型三电平电路拓扑发波。

9.一种计算机设备，其特征在于，包括：至少一个连接的处理器、存储器和收发器，其中，所述存储器用于存储程序代码，所述处理器用于调用所述存储器中的程序代码来执行上述权利要求1至7中任一项所述的驱动信号生成方法。