CN116504282A - 宽电压存储器及其存储方法、系统 - Google Patents
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Abstract
本发明涉及宽电压存储器及其存储方法、系统。存储器设置有用于形成动态单元电压的单元电荷泵电路和用于抬升字线电压的字线电荷泵电路，采用全局字线和局部字线的结构、全局位线和局部位线的结构；全局位线并联连接后再与一个灵敏放大器和写驱动电路分别串联连接。其中的方法包括：在读操作期间，存储单元的单元电压和字线电压大于其电源电压；在写操作期间，存储单元的单元电压等于其电源电压，而字线电压大于其电源电压。本发明通过改善存储单元在宽电压尤其是近阈值电压条件下的读稳定性、读能力和写能力，实现了电源电压在低至近阈值区域的存储器设计，从而降低存储器功耗。
Description
技术领域
本发明涉及宽电压存储器及其存储方法、系统，属于计算机存储技术领域。
背景技术
近年来，由CPU、存储器、电压管理和射频芯片等组成的移动设备发展迅速，其集成的功能也越来越多，因此对引动设备的处理能力和续航时间要求越来越高，移动处理器的高能效需求十分迫切。
经研究发现，降低电源电压是降低功效的最有效方法，因此低至近阈值的宽电压存储器设计成为业界的研究热点。但是在近阈值区，工艺参数变化对存储单元及存储阵列的稳定性和性能影响急剧增大，工艺参数变化容易引起晶体管器件的阈值失配，导致存储单元稳定性恶化，以及存储阵列读路径延迟变化增大及时序控制精度降低等问题。而存储单元和存储阵列是存储器的主要部分，对其整体性能和功耗水平具有决定性的影响。传统的存储单元和存储阵列的设计在近阈值区难以满足性能和稳定性的要求，甚至在极端情况下导致存储器失效。
具体地，对于存储单元，读静态噪声容限(RSNM)和写噪声裕度(WNM)是一对相互矛盾的指标。为改善存储单元的RSNM，要求下拉管(NL和NR)的驱动能力强于存取管(AXL和AXR)的驱动能力；而为了改善WNM，要求存取管的驱动能力强于上拉管(PL和PR)的驱动能力。同时，存储单元在近阈值区的导通电流大幅减少，而位线泄露电流的影响则显著增大，导致存储器输出检测电路(灵敏放大器)难以正确检测位线电压。对于存储阵列，读操作过程中，当位线放电电路产生满足灵敏放大器(SA)检测要求的电压差后，复制位线路径产生SA使能信号(SAE)以启动灵敏放大器工作，并同时关闭位线放电路径以节省功耗。由于存在延迟变化，为保证数据的正确检测，时序控制一般流出较大的延时裕度，而过量的延时裕度会引起性能和功耗的额外损失。而随着电源电压的降低，读静态噪声容限的平均值减少，位线电压差的标准偏差增大，导致延时增大并导致存储单元内部数据误翻转几率增大。
发明内容
本发明提供宽电压存储器及其存储方法、系统，旨在至少解决现有技术中存在的技术问题之一。
本发明的技术方案一方面涉及一种存储器，包括存储阵列，所述存储阵列设置有八个子块，每个所述子块设置有八个局部块，所述局部块连接用于形成动态单元电压的单元电荷泵电路和用于抬升字线电压的字线电荷泵电路；所述局部块包括局部子阵列和局部译码电路，所述局部子阵列包括N个位列，所述位列包括M个存储单元、一对局部缓冲电路和一对写操作传输门，其中，
每个所述子块电连接一条局部字线，所述局部字线信号由全局字线信号经过所述局部译码电路产生；所述全局字线信号由行译码电路产生；所述局部译码电路的电源电压为所述字线电荷泵电路的输出电压；
每个所述局部块电连接一条局部位线，所述局部位线通过所述局部读缓冲器与全局位线电连接，并且所述局部位线通过所述写操作传输门与所述全局位线电连接；两个所述全局位线之间和每对所述局部位线之间均设置有两个交叉耦合的PMOS晶体管；所述全局位线并联连接后再与一个灵敏放大器串联连接，所述全局位线并联连接后再与一个写驱动电路串联连接。
进一步，所述灵敏放大器包括有用于连接所述存储单元和所述全局位线的列译码电路、用于将所述列译码电路的输出端预充至目标电压的预充电电路、用于产生参考单元电流的参考单元电流产生电路、电流镜电路、箝位电路和比较电路；所述电流镜电路根据所述参考单元电流形成参考电流；所述列译码电路的输出端、所述预充电电路的输出端、所述电流镜电路的输出端分别与所述箝位电路的输入端连接，所述箝位电路的输出端与所述比较电路连接；其中，所述电流镜电路包括用于高电压模式的高电压电流镜电路、用于低电压模式的低电压电流镜电路和用于切换所述高电压电流镜电路与所述低电压电流镜电路的模式切换传输门。
进一步，在高电压模式下，所述箝位电路包括PMOS管P1、NMOS管N1和NMOS管N2，所述PMOS管P1的漏端与所述NMOS管N1的栅端连接，所述NMOS管N2的栅端与所述比较电路的输入端连接；所述NMOS管N1为本征NMOS管；在低电压模式下，所述箝位电路包括PMOS管P2、NMOS管N1、NMOS管N3和NMOS管NHZ，所述PMOS管P2的漏端与所述NMOS管N1的栅端连接，所述NMOS管NHZ的栅端与所述比较电路的输入端连接；所述NMOS管NHZ为本征NMOS管。
进一步，所述写操作传输门包括用于写操作和用于读周期预充操作的写及预充传输门。
进一步，所述行译码电路包括第一译码路径和第二译码路径，所述第一译码路径经过第一3-8译码器和三输入与门生成8个块行选择信号，所述第二译码路径经过两级静态与非逻辑结构电路生成32个块内行选择信号；所述块行选择信号和所述内行选择信号通过字线驱动电路产生256个全局字线信号。
进一步，所述单元电荷泵电路和所述字线电荷泵电路均设置有PMOS晶体管、内部电容CB和负载电容CL，所述单元电荷泵电路的输出电压和所述字线电荷泵电路的输出电压均计算如下：
式中，VB表示电荷泵电路的输出电压，VDD表示电源电压。
进一步，所述局部译码电路包括与非门和第一反相器；所述与非门的电源电压和所述第一反相器的电源电压均为所述字线电荷泵电路的输出电压。
本发明的技术方案另一方面涉及存储方法，应用于上述实施例的宽电压存储器，根据本发明的方法包括以下步骤：
在读操作期间，所述单元电荷泵电路的使能信号为高电平以使选中的存储单元的单元电压大于其电源电压，并且所述字线电荷泵电路的使能信号为高电平以使选中的存储单元的字线电压大于其电源电压；
在写操作期间，所述单元电荷泵电路的使能信号为低电平以使选中的存储单元的单元电压等于其电源电压，并且所述字线电荷泵电路的使能信号为高电平以使选中的存储单元的字线电压大于其电源电压。
本发明的技术方案另一方面涉及一种计算机可读存储介质，其上储存有程序指令，所述程序指令被处理器执行时实施上述的方法。
本发明的技术方案另一方面涉及一种存储器系统，包括：计算机设备，该计算机设备包含上述的计算机可读存储介质。
本发明的有益效果如下。
本发明为宽电压存储器及其存储方法、系统，通过改善存储单元在宽电压尤其是近阈值电压条件下的读稳定性、读能力和写能力，实现了电源电压在低至近阈值区域的存储器设计，从而降低存储器功耗。设置单元电荷泵电路和字线电荷泵电路，在读操作期间，通过单元电荷泵电路抬升存储单元的单元电压使其大于电源电压，提高存储单元的读稳定性，并通过字线电荷泵电路抬升存储单元的字线电压使其大于电源电压，提高存储单元的读能力，从而通过提高单元电压配合提高字线电压，实现读稳定性和读能力的联合优化；而在写操作期间，使得存储单元的单元电压保持电源电压，同时通过字线电荷泵电路抬升存储单元的字线电压使其大于电源电压，从而有利于防止存储单元的保持稳定性恶化，并有效提高存储单元的写能力。设置有宽电压灵敏放大器，实现在低电压的电源电压下的读操作。采用全局位线和局部位线结合的结构，减小存储单元的位线负载电容，提高存储器的读操作性能，提高单元稳定性，同时采用全局字线和局部字线结合的结构，减少字线负载电容，降低字线延时及降低功耗。
附图说明
图1是根据本发明实施例的存储器的存储阵列内部结构图。
图2是根据本发明实施例的存储器的整体结构示意图。
图3是根据本发明实施例的存储器的输入输出电路的结构示意图。
图4是根据本发明实施例的存储器的防泄漏电路的结构示意图。
图5是根据本发明实施例的存储器的写驱动电路的结构示意图。
图6是根据本发明实施例的存储器的读操作位线结构示意图。
图7是根据本发明实施例的存储器的灵敏放大器的电路结构示意图。
图8是根据本发明实施例的存储器的灵敏放大器的时序图。
图9是根据本发明实施例的存储器的字线结构示意图。
图10是根据本发明实施例的存储器的行译码电路的结构示意图。
图11是根据本发明实施例的存储器的局部译码电路的结构示意图。
图12是根据本发明实施例的存储器的单元电荷泵电路结构示意图。
图13是根据本发明实施例的存储器的字线电荷泵电路结构示意图。
图14是根据本发明实施例的存储器的电荷泵电路内部结构图及其波形图。
图15是根据本发明实施例的实验能耗仿真结果图。
具体实施方式
以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整的描述，以充分地理解本发明的目的、方案和效果。
需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。本文所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。
应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种元件，但这些元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。例如，在不脱离本公开范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。本文所提供的任何以及所有实例或示例性语言(“例如”、“如”等)的使用仅意图更好地说明本发明的实施例，并且除非另外要求，否则不会对本发明的范围施加限制。
参照图1，本发明的技术方案是宽电压存储器，存储器包括有存储阵列，存储阵列设置有八个子块，每个子块设置有八个局部块和一个冗余块，八个局部块的中间设置有用于形成动态单元电压的单元电荷泵电路和用于抬升字线电压的字线电荷泵电路。局部块包括局部子阵列和局部译码电路，局部子阵列包括N个位列，位列包括M个存储单元、一对局部缓冲电路和一对写操作传输门。其中，每个子块电连接一条局部字线，局部字线由全局字线信号和块选择信号经过局部译码电路产生，全局字线由行译码电路产生，局部译码电路的电源电压为字线电荷泵电路的输出电压。每个局部块电连接一条局部位线，局部位线通过局部读缓冲器与全局位线电连接，并且局部位线通过写操作传输门与全局位线电连接；两个全局位线之间和每对局部位线之间均设置有两个交叉耦合的PMOS晶体管；全局位线并联连接后再与一个灵敏放大器串联连接，全局位线并联连接后再与一个写驱动电路串联连接。
在一实施例中，参照图1至图3，本发明实施例的存储器，存储阵列包含由左右两个子阵列(ARRAY_Left和ARRAY_Right)、列选择电路(Columm MUX,CMUX)、输入输出电路(Input and Output,IO)和总译码电路(DEC)及时序控制电路(Timing Control,TC)。
在一应用实施例中，存储阵列共有256行，每行包含256个存储单元。整个存储阵列划分为8个子块(BLOCK)，每个子块包括8个局部块(LB)、1个冗余块(RLB)、1个用于形成动态单元电压的单元电荷泵电路(CPCELL)和1个用于抬升字线电压的字线电荷泵电路(CPWL)。存储阵列的全局字线(GBL/GBLB)被8个子块分割成8条局部字线(LWL/LWLB)。存储阵列的全局位线(GWL/GWLB)被8个局部块和1个冗余块划分为9条局部位线。
在一实施例中，参照图1，局部块(LB)包括局部子阵列(32*32ARRAY)、局部译码电路(Local Decoder,LD)和全局位线的防泄漏电路(CC-PMOS)。局部译码电路(LD)根据选中的全局字线信号(GWL/GWLB)和列选择信号(MUX)译出局部字线信号(LWL/LWLB)。每个防泄漏电路(CC-PMOS)有两个交叉耦合的PMOS晶体管。其中，随着电源电压的降低，尤其在近阈值区，存储单元的泄露电流导致局部位线电压不断降低，全局位线的下拉NMOS管的泄露电流导致全局位线的电压不断降低，泄露电流导致灵敏放大器难以正确检测位线电压差，为降低上述问题发生几率，参见图1和图4，本发明实施例在每个局部位线对(即LBL0与LBLB0之间，……，LBL31与LBLB31之间)和每个全局位线对(即GBL0与GBLB0之间，……，GBL31与GBLB31之间)上均加上了防泄漏电路(CC-PMOS)，防泄漏电路(CC-PMOS)由两个交叉耦合的PMOS晶体管构成，防泄漏电路起到泄露器的作用，用于补偿位线上的电荷泄露。
在一应用实施例中，参照图1，局部子阵列包括N(N＝32)个位列(BS)，每个位列包括M(M＝32)个存储单元(cell)、1个局部读缓冲电路(RB)、1对写操作传输门(WPE)和1个局部位线的防泄漏电路(CC-PMOS)。局部位线通过写操作传输门(WPE)与全局位线(GBL/GBLB)电连接。其中，每条局部位线连接M个存储单元，位线分级粒度M的取值对存储阵列的延时、功耗和面积具有影响。随着分级粒度M的增大，局部位线上连接的存储单元数目越多，局部位线上的负载电容增大，全局位线上的负载电容减小，因此存储阵列延时增大、功耗减小和面积减少。在本发明实施例中，存储阵列的位线分级粒度M＝32，进一步地N＝32。
参见图3和图4，在读操作时，局部位线放电产生电压差，然后局部位线信号通过局部读缓冲电路(RB)传递到相应的全局位线上，灵敏放大器(SA)检测全局位线信号，并传输到输入输出电路。在写操作时，外部输入数据D经过写驱动电路传递到全局位线，然后经过导通的写操作传输门(WPE)传递到局部位线并最终写入选中的存储单元中。
在一应用实施例中，本发明实施例的写操作传输门(WPE)为写及预充传输门(WPG)，参见图3和图5，局部位线(LBL/LBLB)通过写及预充传输门(WPG)与全局位线(GBL/GBLB)电连接，存储器的读充操作和写操作共享WPG电路。具体地，输入数据D经过写驱动电路产生全局位线信号，导通的写及预充传输门将全局位线信号传递到选中的局部位线，最终在字线有效期间将数据写入存储单元。写操作是仅选中的写及预充传输门(WPG)导通，其他非选中的写及预充传输门(WPG)处于关断状态，从而大大降低写功耗。本发明实施例的写及预充传输门(WPG)除了用于写操作外，也可以用于读周期的预充操作。预充时写使能信号(WE)为低电平，全局位线均充电到VDD，局部位线通过导通的WPG预充到VDD，从而降低阵列功耗。
在一实施例中，参见图5和图6，位线被分成全局位线和局部位线，在读操作过程中，局部位线首先通过选中的存储单元放电，然后局部读缓冲电路(RB)将局部位线上的电压信号传递到全局位线，并启动全局位线的放电操作。局部位线上直接相连的存储单元数目较少，局部位线的负载电容较小，使得读操作过程中局部位线的放电速度较快。同时，局部位线电容的减少降低了选中存储单元的噪声源，改善了存储单元的读稳定性。并且局部读缓冲电路(一般由反相器和下拉管构成)的晶体管尺寸较大，全局位线的放电速度较快，从而明显提高存储器的读操作性能。本发明实施例中，局部读缓冲电路采用低阈值晶体管。进一步，参见图5，局部位线(LBL)和全局位线(GBL)之间通过局部读缓冲电路(RB)连接，由于局部缓冲电路与传统的导通门相比，具有更强的电流传导能力，从而使得全局位线可以延伸至共享的灵敏放大器(SA)，存储器只需采用一套灵敏放大器，使得存储器整体面积更小。
在一应用实施例中，灵敏放大器检测位线上的电压差并输出正确的结果，读操作是全局位线需放电到满足灵敏放大器检测要求的电压差，即读电流使位线放电到满足灵敏放大器检测要求的电压差，以使灵敏放大器能正确检测数据，本发明实施例的灵敏放大器,可适应宽电压工作要求，实现在宽范围电源电压下的读取。参见图7的宽电压灵敏放大器，包括有用于连接存储单元和全局位线的列译码电路、用于将列译码电路的输出端预充至目标电压的预充电电路、用于产生参考单元电流的参考单元电流产生电路、电流镜电路、箝位电路和比较电路；电流镜电路根据参考单元电流形成参考电流；列译码电路的输出端、预充电电路的输出端、电流镜电路的输出端均与箝位电路的输入端连接，箝位电路的输出端与比较电路连接；其中，电流镜电路包括应用于高电压模式的高电压电流镜电路、应用于低电压模式的低电压电流镜电路和用于切换高电压电流镜电路与低电压电流镜电路的模式切换传输门。具体地，LVE(Low Voltage Enable)信号为高电平，表示电源电压处于低电压模式；LVE信号为低电平，表示电源电压处于高电压模式，上述模式的切换使得灵敏放大器工作在宽电源电压范围。
在一应用实施例中，参见图7(c)的列译码电路，W和V列选择选择信号，两者为高电平时，选择相应的列进行操作。在本发明一些实施例中，用于将列译码电路的输出端预充至目标电压的预充电电路(Doubler)为现有的电压顶升电路，LVE为低电平时，输出高电平电压为K倍电源电压，本发明实施例中设置输出1.5倍电源电压的高电平电压；LVE为高电平时，输出高电平电压为电源电压。参见图7(a)的箝位电路中NHZ(低电压模式)和NZ1(高电压模式)为本征NMOS管，其中Pn表示PMOS管，Nn表示NMOS管，n为数字如1,2,3等。读取操作时，SEN信号为高电平，SENb和SEN相反，为低电平。在非读取模式下，SEN信号为低电平，灵敏放大器不工作。
具体地，电流镜电路包括PMOS管P4和PMOS管P5，PMOS管P4的源端与PMOS管P5的源端电连接。参见图7(b)的低电压电流镜电路包括NMOS管N1和电阻R。在高电压模式下，箝位电路包括PMOS管P1、NMOS管N1和NMOS管N2，PMOS管P1的漏端与NMOS管N1的栅端连接，NMOS管N2的栅端与比较电路的输入端连接；NMOS管N1为本征NMOS管。在低电压模式下，箝位电路包括PMOS管P2、NMOS管N1、NMOS管N3和NMOS管NHZ，PMOS管P2的漏端与NMOS管N1的栅端连接，NMOS管NHZ的栅端与比较电路的输入端连接；NMOS管NHZ为本征NMOS管。
参见图8的读操作时灵敏放大器的时序图，当地址信号切换时，会产生一个地址检测信号ATD，然后产生一系列读控制信号(PREb、SEN和SEN2)。在高电压工作模式预充阶段，即PREb为负脉冲时，参见图7，在由PMOS管P1、NMOS管N1和NMOS管N2组成的箝位电路控制下，D点被预充到目标电压，本发明实施例的目标电压近似等于管N1的阈值电压。同时E点会被PMOS管P3充高至电源电压，REFD也被箝位在目标电压并形成参考单元电流Irefcell,再通过电流镜电路中的由PMOS管P5和PMOS管P4组成的电流镜产生参考电流Iref。预充结束后，即PREb为高电平时，PMOS管P3关断，E点电压完全由存储电压电流Isense和参考电流Iref决定。当Iref>Isense时，E点电压几乎保持不变，当Iref<Isense时，E点电压会被拉低至低电位。随后SEN2拉高，比较电路中的比较器(CMP)使能，将E点电压与基准电压VREF_E进行比较并输出数据读取结果。
当处于高电压模式时，LVE为低电平，LVEb为高电平，LVEH为低电平。PMOS管P2和NMOS管N3关断，此时箝位电路包括PMOS管P1、NMOS管N1和NMOS管N2。模式切换传输门T0导通，参加图7(b)的低电压电流镜电路关断，此时PMOS管P5为二极管连接，高电压电流镜电路工作。列选择电路的栅端驱动电压W1、V1等于电源电压VDD。PMOS管P4和PMOS管P5组成电流镜，源电流为与正常存储单元结构一样的参考单元产生。PMOS管P4、PMOS管P5及反相器组成的参考电流产生电路箝位电路。参考单元电流通过电流镜镜像后与存储单元电流比较，形成E数据点电压。比较器(CMP)把E数据点电压与参考电压VREF_E比较后，输出数字逻辑SOUTb。
此处以一个具体实施例加以说明，设定阈值电压为0.5V，那么在高电压模式下，箝位、电流镜MOS管工作电压设置如下：
箝位电路的箝位NMOS晶体管N2的阈值电压损失，因此位线电压VBL满足如下关系：
VBL≤VD≤VC-Vth,N2≤VDD-Vth,N2 (1)，
PMOS管P1处于导通工作区，因此位线电压VBL满足如下关系：
VBL≤VD≤VDD-|Vth,P2| (2)
要保证电流镜能正常工作，PMOS管P5工作在饱和区，因此有：
VREFBL≤VREFD≤VREFE≤VDD-|Vth,P5| (3)
式中，Vth,N2表示管N2的阈值电压，Vth,P2表示管P2的阈值电压，VREFBL表示图7中REFBL点处电压，VREFD表示图7中REFD点处电压，VREFE表示图7中REFE点处电压，VDD表示电源电压。
由公式(1)到(3)可知，当管N1的阈值电压为0.5V时，位线电压VBL和参考电压设置成0.5V，MOS管饱和时漏源电压为0.1V，电源电压VDD至少需要1.1V和1.2V才能分别保证箝位电路和电流镜电路正常工作，也就是电源电压必须在1.2V以上时灵敏放大器才能正常工作。要使电路在低电压工作，必须减少N2的阈值电压和电流镜源端的漏源电压。
当处于低电压模式时，LVE为高电平，LVEb为低电平，LVEH为高电平。MOS管P2和N3导通，此时箝位电路包括PMOS管P2、NMOS管N1、NMOS管N3和NMOS管NHZ，其中NHZ为本征NMOS管，其阈值电压为0.2，作为箝位电路的箝拉管。根据上述实施例可得，由于使用了本征NMOS管，当电源大于0.8V，箝位电路能正常工作。
低电压模式时，模式切换传输门T0关断，PMOS管P5栅端和漏端分开，管P5漏端电压通过一个本征NMOS管NZ2组成的跟随电路来控制P5的栅端，采用适当的偏置电压来保证P5工作在饱和区，同时消除低电压时阈值电压对电流镜电路的限制。其中，参见电路可得，VIREF计算如下：
VIREF＝VREFE-VGS(NZ2) (4)
其中，VGS(NZ2)是零MOS管NZ2的栅源电压差。
为保证管P5工作在饱和区，则需要满足以下公式：
|VIREF-VDD|-|Vth,P5|≤|VREFE-VDD| (5)
根据公式(4)和(5)可得：
VGS(NZ2)≤|Vth,P5| (6)
由于管NZ2工作在饱和区，则有：
其中R为低电压电流镜电路中电阻值，μN、COX、W、L是零MOS管NZ2的工艺、尺寸相关参数。在低电压电流镜电路中，通过调节电阻和零MOS管NZ2的尺寸，可满足公式(6)。
为保证管P5能稳定工作在饱和区而不影响电流镜的精度，需满足以下公式：
|Vth,P5|-VGS(NZ2)≥|Vth,P5| (8)
综上，参考单元位线电压计算如下：
VREFBL≤VREFE＝VIREF+VGS(NZ2)≤VDD-|Vth,P5|+VGS(NZ2) (9)
从而假设VGS(NZ2)电压为0.3V，则电源电压可工作在1V左右，满足低电压工作要求。
需要说明的是，在低电压模式读取操作开始时，D点电位较底，管P1和管P2共同导通给C点充电，加快了C点建立速度。同时N2管也导通，加速对位线的预充电过程。随着D点点位升高，当P1管栅源电压差大于其阈值电压，N2管栅源电压小于其阈值电压，P1管和N2管自动关断，防止高电压电路对低电压电路工作的影响，并降低了电路设计的复杂度，但是低电压模式下的箝位电路继续工作将D点充至目标电压。由于P1管和N2管加快了对C点和D点的预充，因此预充时间和NHZ管的尺寸可以适当减少，实现更快的读速度和更小的面积。
在一实施例中，参见图9，字线被分成全局字线和局部字线，全局字线由行译码电路产生，局部字线由全局字线信号和块选择信号经过局部译码电路产生，从而全局字线和局部字线的负载电容均大幅减少，使得字线延时明显减低，并且如此设置，存储器在工作时只有选中的子块(BLOCK)进行读写操作，其他非选中的BLOCK处于待机状态，从而能明显降低功耗。
在一应用实施例中，本发明实施例的行译码电路采用多级译码结构，参见图10，行地址A[7:0]分成两条译码路径，分别为第一译码路径和第二译码路径。第一译码路径包括第一3-8译码器和三输入与门，地址A[7:5]经过第一3-8译码器和三输入与门生成8个块行选择信号BRS[7:0]。第二译码路径设置为两级静态与非逻辑结构电路，包括有第二3-8译码器、2-4译码器和5-32译码器，地址A[2:0]经过第二3-8译码器以及地址A[4:3]经过2-4译码器后均经过5-32译码器，译出32个块内行选择信号WBRS[31:0]，最终BRS[7:0]和WBRS[31:0]通过字线驱动电路产生256个全局字线信号GWL[255:0]。
在一应用实施例中，参见图11，全局字线信号经过局部译码电路译出局部字线信号，局部子阵列包含32*32个存储单元。局部译码电路由与非门和第一反相器构成，与非门和第一反相器的电源电压均为字线电荷泵电路(CPWL)的输出电压。由于与非门晶体管的尺寸小于反相器晶体管的尺寸，如此设置使得泄露电流较小。
在一实施例中，参照图12，单元电荷泵电路(CPCELL)设置于8个子块(BLOCK)的中部。其中，CPCELL的使能信号(CBEN)，在写操作是为低电平，在读操作时为一个正脉冲。而CMUX是存储器的列选择信号，仅对选中的列为高电平，单元电荷泵电路的输出电压VCELL连接到选中的局部子阵列的单元电压节点。在写操作过程中，VCELL等于电源电压VDD，而在读操作过程中，VCELL抬高到电源电压VDD之上，实现存储单元的单元电压在读操作期间高于电源电压，同时在写操作期间保持电源电压，能够改善存储单元的读稳定性和读速度。
在一实施例中，参照图13，字线电荷泵电路(CPWL)设置于8个子块(BLOCK)的中部。其中，CPCELL的使能信号(WLBEN)，在每一个读写周期均为一个正脉冲。而CMUX是存取器的列选择信号，仅对选中的列为高电平，字线电荷泵电路的输出电压VWL连接到局部字线驱动电路的电源端。在写操作过程中，以及在读操作过程中，VWL抬高到电源电压VDD之上，实现存储单元的单元电压在读写操作期间均高于电源电压，能够提高存储单元的读写良率。
在一应用实施例中，参照图14，单元电荷泵电路(CPCELL)和字线电荷泵电路(CPWL)均包括PMOS晶体管、内部电容CB和负载电容CL。在电荷泵电路(单元电荷泵电路和字线电荷泵电路的统称，下同)工作之前，电荷泵电路的使能信号BEN为低电平，此时PMOS管导通，电源电压VDD对输出节点(电荷泵电路的输出电压信号OUT)充电，输出电压为电源电压VDD。在电荷泵电路工作时，电荷泵电路的使能信号BEN升高，此时PMOS管截止，电路中CB和CL电容之间发生电荷传递，使输出电压VB高于电源电压VDD，从而实现当输入一个脉冲信号时，电荷泵电路输出一个抬高的脉冲信号。
电荷泵电路的输出电压VB由内部电容CB和负载电容CL的比例系数决定，根据电荷守恒远离可得：
CB·VDD+CL·VDD＝CB(VB-VDD)+CL·CB
当CL为零时VB＝2VDD，从而可得电荷泵电路最多产生两倍电源电压的输出电压。通过调整的大小可以得到满足良率要求的单元电压。
进一步，电荷泵电路一次操作消耗的能量为：
因为CB和VB都是CL的函数，从而可得电荷泵电路消耗的能量取决于负载电容CL的大小。为减小额外的功耗，可减小电荷泵电路的负载电容，将整个整列划分为若干个子阵列可有效减小电荷泵电路的负载电容，从而降低能耗。
根据本发明技术方案的存储方法，应用于上述实施例的存储器，至少包括以下步骤：
在读操作期间，单元电荷泵电路的使能信号为高电平以使选中的存储单元的单元电压大于其电源电压，并且字线电荷泵电路的使能信号为高电平以使选中的存储单元的字线电压大于其电源电压；
在写操作期间，单元电荷泵电路的使能信号为低电平以使选中的存储单元的单元电压等于其电源电压，并且字线电荷泵电路的使能信号为高电平以使选中的存储单元的字线电压大于其电源电压。
本发明对存储器设计及其存储方法进行实验验证。参加图15，在不同电源电压下存储阵列的平均读写能耗仿真结果以及静态功耗仿真结果，与传统存储器相比，本发明实施例的存储器明显能耗降低。
应当认识到，本发明实施例中的方法步骤可以由计算机硬件、硬件和软件的组合、或者通过存储在非暂时性计算机可读存储器中的计算机指令来实现或实施。所述方法可以使用标准编程技术。每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要，该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外，为此目的该程序能够在编程的专用集成电路上运行。
此外，可按任何合适的顺序来执行本文描述的过程的操作，除非本文另外指示或以其他方式明显地与上下文矛盾。本文描述的过程(或变型和/或其组合)可在配置有可执行指令的一个或多个计算机系统的控制下执行，并且可作为共同地在一个或多个处理器上执行的代码(例如，可执行指令、一个或多个计算机程序或一个或多个应用)、由硬件或其组合来实现。所述计算机程序包括可由一个或多个处理器执行的多个指令。
进一步，所述方法可以在可操作地连接至合适的任何类型的计算平台中实现，包括但不限于个人电脑、迷你计算机、主框架、工作站、网络或分布式计算环境、单独的或集成的计算机平台、或者与带电粒子工具或其它成像装置通信等等。本发明的各方面可以以存储在非暂时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，如硬盘、光学读取和/或写入存储介质、RS1M、ROM等，使得其可由可编程计算机读取，当存储介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器可读代码，或其部分可以通过有线或无线网络传输。当此类媒体包括结合微处理器或其他数据处理器实现上文所述步骤的指令或程序时，本文所述的发明包括这些和其他不同类型的非暂时性计算机可读存储介质。当根据本发明所述的方法和技术编程时，本发明还可以包括计算机本身。
计算机程序能够应用于输入数据以执行本文所述的功能，从而转换输入数据以生成存储至非易失性存储器的输出数据。输出信息还可以应用于一个或多个输出设备如显示器。在本发明优选的实施例中，转换的数据表示物理和有形的对象，包括显示器上产生的物理和有形对象的特定视觉描绘。
以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。
Claims (10)
1.一种存储器，包括存储阵列，其特征在于：
所述存储阵列设置有八个子块，每个所述子块设置有八个局部块，所述局部块连接用于形成动态单元电压的单元电荷泵电路和用于抬升字线电压的字线电荷泵电路；所述局部块包括局部子阵列和局部译码电路，所述局部子阵列包括N个位列，所述位列包括M个存储单元、一对局部缓冲电路和一对写操作传输门，其中，
每个所述子块电连接一条局部字线，所述局部字线信号由全局字线信号经过所述局部译码电路产生；所述全局字线信号由行译码电路产生；所述局部译码电路的电源电压为所述字线电荷泵电路的输出电压；
每个所述局部块电连接一条局部位线，所述局部位线通过所述局部读缓冲器与全局位线电连接，并且所述局部位线通过所述写操作传输门与所述全局位线电连接；两个所述全局位线之间和每对所述局部位线之间均设置有两个交叉耦合的PMOS晶体管；所述全局位线并联连接后再与一个灵敏放大器串联连接，所述全局位线并联连接后再与一个写驱动电路串联连接。
2.根据权利要求1所述的存储器，其特征在于，所述灵敏放大器包括有用于连接所述存储单元和所述全局位线的列译码电路、用于将所述列译码电路的输出端预充至目标电压的预充电电路、用于产生参考单元电流的参考单元电流产生电路、电流镜电路、箝位电路和比较电路；所述电流镜电路根据所述参考单元电流形成参考电流；所述列译码电路的输出端、所述预充电电路的输出端、所述电流镜电路的输出端分别与所述箝位电路的输入端连接，所述箝位电路的输出端与所述比较电路连接；其中，
所述电流镜电路包括用于高电压模式的高电压电流镜电路、用于低电压模式的低电压电流镜电路和用于切换所述高电压电流镜电路与所述低电压电流镜电路的模式切换传输门。
3.根据权利要求2所述的存储器，其特征在于，
在高电压模式下，所述箝位电路包括PMOS管P1、NMOS管N1和NMOS管N2，所述PMOS管P1的漏端与所述NMOS管N1的栅端连接，所述NMOS管N2的栅端与所述比较电路的输入端连接；所述NMOS管N1为本征NMOS管；
在低电压模式下，所述箝位电路包括PMOS管P2、NMOS管N1、NMOS管N3和NMOS管NHZ，所述PMOS管P2的漏端与所述NMOS管N1的栅端连接，所述NMOS管NHZ的栅端与所述比较电路的输入端连接；所述NMOS管NHZ为本征NMOS管。
4.根据权利要求1所述的存储器，其特征在于，所述写操作传输门包括用于写操作和用于读周期预充操作的写及预充传输门。
5.根据权利要求1所述的存储器，其特征在于，所述行译码电路包括第一译码路径和第二译码路径，所述第一译码路径经过第一3-8译码器和三输入与门生成8个块行选择信号，所述第二译码路径经过两级静态与非逻辑结构电路生成32个块内行选择信号；所述块行选择信号和所述内行选择信号通过字线驱动电路产生256个全局字线信号。
6.根据权利要求1所述的存储器，其特征在于，所述单元电荷泵电路和所述字线电荷泵电路均设置有PMOS晶体管、内部电容CB和负载电容CL，所述单元电荷泵电路的输出电压和所述字线电荷泵电路的输出电压均计算如下：
式中，VB表示电荷泵电路的输出电压，VDD表示电源电压。
7.根据权利要求6所述的存储器，其特征在于，所述局部译码电路包括与非门和第一反相器；所述与非门的电源电压和所述第一反相器的电源电压均为所述字线电荷泵电路的输出电压。
8.一种存储方法，应用于权利要求1至7中任一项所述的存储器，所述方法包括以下步骤：
在读操作期间，所述单元电荷泵电路的使能信号为高电平以使选中的存储单元的单元电压大于其电源电压，并且所述字线电荷泵电路的使能信号为高电平以使选中的存储单元的字线电压大于其电源电压；
在写操作期间，所述单元电荷泵电路的使能信号为低电平以使选中的存储单元的单元电压等于其电源电压，并且所述字线电荷泵电路的使能信号为高电平以使选中的存储单元的字线电压大于其电源电压。
9.一种计算机可读存储介质，其上储存有程序指令，所述程序指令被处理器执行时实施如权利要求1至8中任一项所述的方法。
10.一种存储器系统，其特征在于，包括：
计算机设备，该计算机设备包含权利要求9所述的计算机可读存储介质。
Priority Applications (1)
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| CN202211482390.1A CN116504282A (zh) | 2022-11-24 | 2022-11-24 | 宽电压存储器及其存储方法、系统 |
Applications Claiming Priority (1)
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Cited By (1)
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