CN116470990B - 一种错误码元标志数量确定方法、装置、设备及介质 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 122
- 238000004364 calculation method Methods 0.000 claims abstract description 71
- 230000003287 optical effect Effects 0.000 claims abstract description 41
- 238000009825 accumulation Methods 0.000 claims abstract description 24
- 238000004590 computer program Methods 0.000 claims description 14
- 238000012545 processing Methods 0.000 claims description 13
- 238000004891 communication Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000001186 cumulative effect Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 4
- 101100127891 Caenorhabditis elegans let-4 gene Proteins 0.000 description 2
- 101100368081 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) sym-1 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101150065184 sym-2 gene Proteins 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0071—Use of interleaving
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0091—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location arrangements specific to receivers, e.g. format detection
Abstract
本申请公开了一种错误码元标志数量确定方法、装置、设备及介质，涉及计算机通信领域，该方法包括：基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；将每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收光模块接收通道返回的用于确定第一通道数据中每一错误码元标志所属通道的第二通道数据；基于第二通道数据以交替累计计算的方式将每一码块对应的每一解码周期中预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在预设数量的通道中的全部错误码元标志数量。本发明实现了多通道错误symbol数量的计算。
Description
技术领域
本发明涉及计算机通信领域，特别涉及一种错误码元标志数量确定方法、装置、设备及介质。
背景技术
RS（即Reed-Solomon）解码是FEC（即Forward Error Correction，前向纠错码）解码技术，它被广泛应用于通信系统中的编码技术以保证数据的准确性，它的基本思路是在发送端，把要发送的信息重新编码，加入一定的冗余校验信息，组成长度较长的codeword（即码块），待到达接收端之后，如果错误在可纠范围之内，通过解码检查后纠正错误，从而降低误码率，提高通信系统的可靠性。在光通信系统中，通过FEC的处理，可以以很小的冗余开销，有效降低系统的误码率，延长传输距离，实现降低系统成本的目的。
虽然RS并行解码已被广泛应用，但大多数应用于RS（255,239）等，虽然有应用于RS（544,514），或者提出了RS解码器的实现方式，直接解码后也只是将数据恢复，并没有给出多通道错误symbol的计算方法。目前只有集成在FPGA（即Field Programmable GateArray，可编程逻辑器件）芯片内部的硬核RS解码器IP，但需要购买lisence，有些硬核也给出了多通道错误symbold的数量，也有些组织或企业已经实现，但以上实现方式都保密。虽然有些论文或专利中提出了100GRS解码器，但很少给出多通道错误symbol数量计算方法，400G RS解码器多通道错误symbol的计算方法对于衡量单通道的信号质量、抖动、性能尤为重要，对于研发设计模块或者优化模块通道时起到关键的指导作用。
由上可见，在RS并行解码过程中，如何提供一种多通道错误symbol数量的计算方式是本领域有待解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种错误码元标志数量确定方法、装置、设备及介质，能够实现多通道错误symbol数量的计算。其具体方案如下：
第一方面，本申请公开了一种错误码元标志数量确定方法，包括：
基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；
将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；
基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。
可选的，所述基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，包括：
基于并行钱搜索方法确定当前解码过程中每一解码周期中以预设并行度p为依据确定的错误位置多项式系数，并基于每一解码周期对应的所述错误位置多项式系数确定错误位置多项式；
将所述预设并行度p中所述错误位置多项式中偶数项相加值与奇数项相加值相等时对应的路确定为包含错误码元标志的目标路。
可选的，所述将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，包括：
通过高速光收发器的发送端将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道；
相应的，所述接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据，包括：
通过高速光收发器的接收端接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据。
可选的，所述基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，包括：
利用位宽为p比特的寄存器基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志。
可选的，所述基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量，包括：
定义用于计算每一码块对应预设数量的通道中每一通道对应的错误码元标志值的第一计算组与第二计算组；
基于每一码块的起始输入信号确定用于控制电平翻转的目标标志位；
利用基于所述第二通道数据、所述第一计算组、第二计算组以及所述目标标志位确定的错误标志交替累计方法，将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。
可选的，所述利用基于所述第二通道数据、所述第一计算组、第二计算组以及所述目标标志位确定的错误标志交替累计方法，将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算的过程中，包括：
当所述目标标志位为第一标志位时，利用所述第二通道数据为所述第一计算组赋值，并将所述第二计算组赋值为0；
当所述目标标志位为第二标志位时，利用所述第二通道数据为所述第二计算组赋值，并将所述第一计算组赋值为0。
可选的，所述基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量的过程中，包括：
生成用于对码块的输入信号进行计数的计数器，以便当所述计数器中的计数值为当前码块对应的目标周期数时，控制所述计数器中的计数进行更新，并控制用于记录码块处理过程的目标信号的标志位切换为表征当前码块处理完成的标志位；
当所述目标信号的标志位为表征当前码块处理完成的标志位时，利用当前所述第一计算组与所述第二计算组中的计算值对错误码元标志进行累计计算。
第二方面，本申请公开了一种错误码元标志数量确定装置，包括：
并行钱搜索模块，用于基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；
数据处理模块，用于将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；
数据累加模块，用于基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。
第三方面，本申请公开了一种电子设备，包括：
存储器，用于保存计算机程序；
处理器，用于执行所述计算机程序，以实现前述的错误码元标志数量确定方法。
第四方面，本申请公开了一种计算机存储介质，用于保存计算机程序；其中，所述计算机程序被处理器执行时实现前述公开的错误码元标志数量确定方法的步骤。
本发明先基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。这样一来，本发明中通过并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，并在确定每一错误码元标志所属通道后，以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量，最终解决了多通道错误symbol数量计算问题，实现了多通道错误symbol数量的计算。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请提供的一种错误码元标志数量确定方法流程图；
图2为本申请提供的一种codeword多通道分布示意图；
图3为本申请提供的一种每周期64并行多通道分布示意图；
图4为本申请提供的一种具体的错误码元标志数量确定方法流程图；
图5为本申请提供的一种错误码元标志数量确定装置结构示意图；
图6为本申请提供的一种电子设备结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有技术中，目前只有集成在FPGA芯片内部的硬核RS解码器IP，但需要购买lisence，有些硬核也给出了多通道错误symbol的数量，也有些国外组织或企业已经实现，但以上实现方式都保密。虽然有些论文或专利中提出了100GRS解码器，但很少给出多通道错误symbol数量计算方法。在本申请中提供了一种错误码元标志数量确定方法、装置、设备及介质，能够实现多通道错误symbol数量的计算。
本发明实施例公开了一种错误码元标志数量确定方法，参见图1所述，该方法包括：
步骤S11：基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径。
本实施例中，假定输入RS高速解码电路的信息符号个数为k，符号的位宽为m，则输入RS高速解码电路的每个codeword的总位宽为k·m；将总位宽串行输入转化为p路并行输入，且每路的位宽均为symbol_size位。
通常FEC的解码会以RS(n, k, t, m)形式出现，其中的含义为：
n: frame size [symbol]，表示1个码块中有n个码元；
k: message size [symbol]，表示n个码元中有k个信息码元，也即信息符号个数；
t: correctable symbol error per frame，表示为能纠正的码元数据，并且，n-k=2t；
m: symbol size [bit]，表示单个码元包括m位二进制数，即位宽。
另外，p为并行解码的并行度即本发明中的预设并行度p，由于400G对p的并行度要求高，因此一般取P大于32。在具体实施过程中，若p可以被n整除，则可得解码周期c为c=n/p；若p不可以被n整除，则解码周期c=n/p取整并加1。对于不能整除的情况，我们采用前补零的方式，即在一个codeword的前面补充u个为0的symbol，u为n mod p，则共组成c×p个symbol，在c个周期完成计算。例如在RS（544,514）n=544，k=514，并行度p取为64的情况下，则u=32，即要补充32个值为0的symbol；C=544/64+1=9，在9个周期内完成码块9×64=576个symbol的计算。
本步骤中基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志。可以理解的是，在具体的对码块进行解码的过程中，码块对应的码元会在p路中完成并行计算，本步骤中可以通过预先设定错误位置确定规则确定每一码块对应p路的错误symbol标志。
本实施例中，所述基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，可以包括：利用位宽为p比特的寄存器基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志。可以理解的是，本实施例中可以利用位宽为p比特的寄存器对p路并行电路进行同时计算。
步骤S12：将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据。
具体的，不同的以太网协议中定义的交织分布规则不同，但其原理一致。本方法适用于不同的协议，本步骤中所述预设交织分布规则优选为IEEE802.3bs-2017，119.2.4.8章节中的交织分布规则。
本步骤中将各通道数据发送至对应光模块接收通道，并将数据接收回来，并根据接收回来的数据确定每个错误symbol具体对应的通道，进而可以方便后续累积出该通道错误symbol的数量。
步骤S13：基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。
本实施例中可以将接收回来的第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算。在具体的实施方式中，在对每一码块进行译码时，均会在c个周期内完成c×p个码元标志的计算，c个周期中的每一周期均会在预设数量的通道上以p并行度进行交织分布，如图2所示为本实施例中提出的一种以RS（544，514）为例的codeword多通道分布示意图，图中544个码元标志（即图中CA_0至CA_543）以交织分布的形式分布在16通道中。图3为本发明提出的一种每周期p个码元多通道分布示意图，图中以p为64为例，展示了64个码元标志（即图中sym_0至sym_63）以交织分布的形式分布在16通道中。本实施例中可以在码元标志交织分布后利用每一错误码元标志所属通道的第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算。在具体的实施方式中，可以理解为第偶数个codeword的错误码元标志与第奇数个codeword的错误码元标志分别利用两组不同的计算组进行计算，这样交替计数的方式下，由于数据的连续性，在交替计数时能保证计数的连续性。具体的，对于每一codeword来说，在c个周期完成计算后，我们可以得到当前codeword在c个周期中对应的在16个通道的错误symbol数量值，在对每一codeword均进行相应的计算后，便可得到当前解码过程中全部codeword对应的全部周期下全部通道中的错误symbol数量。
本实施例中，先基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。这样一来，本实施例中通过并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，并在确定每一错误码元标志所属通道后，以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量，最终解决了多通道错误symbol数量计算问题，实现了多通道错误symbol数量的计算。
图4为本申请实施例提供的一种具体的错误码元标志数量确定方法流程图。参见图4所示，该方法包括：
步骤S21：基于并行钱搜索方法确定当前解码过程中每一解码周期中以预设并行度p为依据确定的错误位置多项式系数，并基于每一解码周期对应的所述错误位置多项式系数确定错误位置多项式。
本实施例中，串行情况下，r(n-1)，r(n-2)，…，r0需要依次计算才能满足串行钱搜索。由于串行情况效率较低，因此需要并行p倍的钱搜索电路才能满足400G速率。本步骤中提出的并行钱搜索电路如下：
上式中，矩阵A是一个p行i列的矩阵，矩阵中每一个系数都可以预设计算软件计算出，每一个系数都是伽罗华域上的一个常系数乘法器。其中，所述预设计算软件包括但不限于MATLAB。
上式中表示p路并行钱搜索每一路的值，共p路，p是并行度，i是RS译码key方程求解后错误位置多项式系数的个数，矩阵lamda是计算钱搜索的系数，表示每个周期计算错误位置多项式的系数；RS译码key方程求解后，会得出i个初始位置多项式系数，上述系数即为本发明中钱搜索的初始
输入系数；设RS译码key方程求解的i个初始错误位置多项式系数为。
在第一个周期，上式中是RS译码key方程求解的i个初始错误位
置多项式系数，即为；
第二个周期，该周期计算错误位置多项式系数
，即错误多项式系数以/>递增；
第三周期，该周期计算错误位置多项式系数
；…
第c个周期，该周期计算错误位置多项式系数
步骤S22：将所述预设并行度p中所述错误位置多项式中偶数项相加值与奇数项相加值相等时对应的路确定为包含错误码元标志的目标路。
本实施例的具体实施方式中需要计算错误位置多项式在错误位置上的值，具体的，错误位置多项式
。若/>=0，则ri位置上错误。错误位置多项式中，/>是p路中第i路偶数项相加得出值，/>为p路中第i路奇数项相加得出值，当/>时该位置有错误，本实施例中当/>时，可以确定symi为1，i=0,1,2…p-1；当给出sym_i为0。本实施例中所述目标路即为symi为1时的第i路。
步骤S23：通过高速光收发器的发送端将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并通过高速光收发器的接收端接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据。
具体的，每个codeword编码完成后会根据其交织规则分布到多个通道上，各通道数据通过PHY发送至对应光模块接收通道，PHY接收通道接收光模块发送数据，将数据接收回来，因此根据每个symbol位置可以确定该symbol具体对应的通道。
步骤S24：定义用于计算每一码块对应预设数量的通道中每一通道对应的错误码元标志值的第一计算组与第二计算组，并基于每一码块的起始输入信号确定用于控制电平翻转的目标标志位。
具体的，本实施例中可以定义每个codeword在lane0~lane15 16个通道的错误symbol数量值，第一计算组分别为eA_sym_ln0<5:0>、eA_sym_ln1<5:0>、eA_sym_ln2<5:0>、eA_sym_ln3<5:0>、eA_sym_ln4<5:0>、eA_sym_ln5<5:0>、eA_sym_ln6<5:0>、eA_sym_ln7<5:0>、eA_sym_ln8<5:0>、eA_sym_ln9<5:0>、eA_sym_ln10<5:0>、eA_sym_ln11<5:0>、eA_sym_ln12<5:0>、eA_sym_ln13<5:0>、eA_sym_ln14<5:0>、eA_sym_ln15<5:0>；
第二计算组分别为eB_sym_ln0<5:0>、eB_sym_ln1<5:0>、eB_sym_ln2<5:0>、eB_sym_ln3<5:0>、eB_sym_ln4<5:0>、eB_sym_ln5<5:0>、eB_sym_ln6<5:0>、eB_sym_ln7<5:0>、eB_sym_ln8<5:0>、eB_sym_ln9<5:0>、eB_sym_ln10<5:0>、eB_sym_ln11<5:0>、eB_sym_ln12<5:0>、eB_sym_ln13<5:0>、eB_sym_ln14<5:0> 、eB_sym_ln15<5:0>。
步骤S25：利用基于所述第二通道数据、所述第一计算组、第二计算组以及所述目标标志位确定的错误标志交替累计方法，将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。
本实施例中，所述错误标志交替累计方法可以为根据每个codeword的起始输入in_pluse产生乒乓标志（即目标标志位）sym_pp_flag（初始化为0），并根据sym_pp_flag进行累计计算的方法。具体的所述in_pluse是输入信号，该信号在每个codeword的第一个周期为高电平，其他周期为低电平。In_pluse为1时，则sym_pp_flag的电平翻转；In_pluse为其他情况时，则sym_pp_flag的电平保持。
本实施例中，所述利用基于所述第二通道数据、所述第一计算组、第二计算组以及所述目标标志位确定的错误标志交替累计方法，将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算的过程中，可以包括：当所述目标标志位为第一标志位时，利用所述第二通道数据为所述第一计算组赋值，并将所述第二计算组赋值为0；当所述目标标志位为第二标志位时，利用所述第二通道数据为所述第二计算组赋值，并将所述第一计算组赋值为0。
具体地，sym_pp_flag为1时，第一计算组中
eA_sym_ln0 = eA_sym_ln0 + sym_0 + sym_16 + sym_32 + sym_48;
eA_sym_ln1 = eA_sym_ln1 + sym_8 + sym_24 + sym_40 + sym_56;
eA_sym_ln2 = eA_sym_ln2 + sym_1 + sym_17 + sym_33 + sym_49;
eA_sym_ln3 = eA_sym_ln3 + sym_9 + sym_25 + sym_41 + sym_57;
eA_sym_ln4 = eA_sym_ln4 + sym_2 + sym_18 + sym_34 + sym_50;
eA_sym_ln5 = eA_sym_ln5 + sym_10 + sym_26 + sym_42 + sym_58;
eA_sym_ln6 = eA_sym_ln6 + sym_3 + sym_19 + sym_35 + sym_51;
eA_sym_ln7 = eA_sym_ln7 + sym_11 + sym_27 + sym_43 + sym_59;
eA_sym_ln8 = eA_sym_ln8 + sym_4 + sym_20 + sym_36 + sym_52;
eA_sym_ln9 = eA_sym_ln9 + sym_12 + sym_28 + sym_44 + sym_60;
eA_sym_ln10 = eA_sym_ln10 + sym_5 + sym_21 + sym_37 + sym_53;
eA_sym_ln11 = eA_sym_ln11 + sym_13 + sym_29 + sym_45 + sym_61;
eA_sym_ln12 = eA_sym_ln12 + sym_6 + sym_22 + sym_38 + sym_54;
eA_sym_ln13 = eA_sym_ln13 + sym_14 + sym_30 + sym_46 + sym_62;
eA_sym_ln14 = eA_sym_ln14 + sym_7 + sym_23 + sym_39 + sym_55;
eA_sym_ln15 = eA_sym_ln15 + sym_15 + sym_31 + sym_47 + sym_63;
第二计算组中的eB_sym_ln0~ eB_sym_ln15全为0；
在sym_pp_flag为0时，第二计算组中
eB_sym_ln0 = eB_sym_ln0 + sym_0 + sym_16 + sym_32 + sym_48;
eB_sym_ln1 = eB_sym_ln1 + sym_8 + sym_24 + sym_40 + sym_56;
eB_sym_ln2 = eB_sym_ln2 + sym_1 + sym_17 + sym_33 + sym_49;
eB_sym_ln3 = eB_sym_ln3 + sym_9 + sym_25 + sym_41 + sym_57;
eB_sym_ln4 = eB_sym_ln4 + sym_2 + sym_18 + sym_34 + sym_50;
eB_sym_ln5 = eB_sym_ln5 + sym_10 + sym_26 + sym_42 + sym_58;
eB_sym_ln6 = eB_sym_ln6 + sym_3 + sym_19 + sym_35 + sym_51;
eB_sym_ln7 = eB_sym_ln7 + sym_11 + sym_27 + sym_43 + sym_59;
eB_sym_ln8 = eB_sym_ln8 + sym_4 + sym_20 + sym_36 + sym_52;
eB_sym_ln9 = eB_sym_ln9 + sym_12 + sym_28 + sym_44 + sym_60;
eB_sym_ln10 = eB_sym_ln10 + sym_5 + sym_21 + sym_37 + sym_53;
eB_sym_ln11 = eB_sym_ln11 + sym_13 + sym_29 + sym_45 + sym_61;
eB_sym_ln12 = eB_sym_ln12 + sym_6 + sym_22 + sym_38 + sym_54;
eB_sym_ln13 = eB_sym_ln13 + sym_14 + sym_30 + sym_46 + sym_62;
eB_sym_ln14 = eB_sym_ln14 + sym_7 + sym_23 + sym_39 + sym_55;
eB_sym_ln15 = eB_sym_ln15 + sym_15 + sym_31 + sym_47 + sym_63;
第一计算组的eA_sym_ln0~ eA_sym_ln15全为0；
采用上述交替累计每个codeword多通道错误symbol数量的方式，第一个codeword的多通道错误symbol数量分别在eA_sym_ln0~ eA_sym_ln15，eB_sym_ln0~ eB_sym_ln15清零，第二个codeword的多通道错误symbol数量分别在eB_sym_ln0~ eB_sym_ln15，eA_sym_ln0~ eA_sym_ln15清零，第三个codeword的多通道错误symbol数量分别在eA_sym_ln0~eA_sym_ln15，eB_sym_ln0~ eB_sym_ln15清零，第四个codeword的多通道错误symbol数量分别在eB_sym_ln0~ eB_sym_ln15，eA_sym_ln0~ eA_sym_ln15清零，这样交替计数，因为数据时连续，交替计数能保证计数的连续性。
在c个周期的codeword完成计算后，我们可以这里定义lane0~lane15 16个通道的错误symbol数量值，e_sym0<5:0>~ e_sym15<5:0>；
在sym_pp_flag为1时：
e_sym0<5:0>~ e_sym15<5:0>分别等于eA_sym_ln0~ eA_sym_ln15；
在sym_pp_flag为0时：
e_sym0<5:0>~ e_sym15<5:0>分别等于eB_sym_ln0~ eB_sym_ln15。
本实施例中，所述基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量的过程中，可以包括：生成用于对码块的输入信号进行计数的计数器，以便当所述计数器中的计数值为当前码块对应的目标周期数时，控制所述计数器中的计数进行更新，并控制用于记录码块处理过程的目标信号的标志位切换为表征当前码块处理完成的标志位；当所述目标信号的标志位为表征当前码块处理完成的标志位时，利用当前所述第一计算组与所述第二计算组中的计算值对错误码元标志进行累计计算。
也即，本实施例中根据每个codeword的起始输入in_pluse产生计数器cw_cnt，cw_cnt每个周期都加1，在计数器等于c个周期时表示一个codeword计算完成，产生一个高电平1信号sym_adden，当计数器不等于c时，sym_adden为低电平0；同时cw_cnt值为0；根据下一个codeword的in_pluse计数，如此循环。
在具体的实施方式中，本实施例中可以定义16个累加器电路，symbol_add0~symbol_add15，symbol_add0~symbol_add15累加器在sym_adden为1时，分别加上e_sym0~e_sym15，sym_adden为0时，保持不变，一次完成累加计算。
本实施例中在确定错误多项式系数后基于错误多项式确定错误symbol位置，并在symbol交织分布后基于第二通道数据利用第一计算组与第二计算组与目标标志位对错误symbol数量进行累计计算。实现了各通道错误symbol数量的计算，解决了多通道错误symbol数量计算问题，对衡量模块各个通道信号质量至关重要。其中基于并行度钱搜索方式确定错误symbol位置，提高了计算效率，解决了串行和低并行度钱搜索效率低的问题。
参见图5所示，本申请实施例公开了一种错误码元标志数量确定装置，具体可以包括：
并行钱搜索模块11，用于基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；
数据处理模块12，用于将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；
数据累加模块13，用于基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。
本发明先基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。这样一来，本发明中通过并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，并在确定每一错误码元标志所属通道后，以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量，最终解决了多通道错误symbol数量计算问题，实现了多通道错误symbol数量的计算。在具体实施时，可以采用并行度64钱搜索计算，可以保证电路的最大时钟频率大于390Mhz,在数据接口宽度为1280比特的情况下，达到425G/bits以上的数据吞吐率，可连续统计多通道错误symbol的数量，用于衡量模块各个通道的信号质量。
进一步的，本申请实施例还公开了一种电子设备，图6是根据示例性实施例示出的电子设备20结构图，图中的内容不能认为是对本申请的使用范围的任何限制。
图6为本申请实施例提供的一种电子设备20的结构示意图。该电子设备20，具体可以包括：至少一个处理器21、至少一个存储器22、电源23、显示屏24、输入输出接口25、通信接口26和通信总线27。其中，所述存储器22用于存储计算机程序，所述计算机程序由所述处理器21加载并执行，以实现前述任一实施例公开的错误码元标志数量确定方法中的相关步骤。另外，本实施例中的电子设备20具体可以为电子计算机。
本实施例中，电源23用于为电子设备20上的各硬件设备提供工作电压；通信接口26能够为电子设备20创建与外界设备之间的数据传输通道，其所遵循的通信协议是能够适用于本申请技术方案的任意通信协议，在此不对其进行具体限定；输入输出接口25，用于获取外界输入数据或向外界输出数据，其具体的接口类型可以根据具体应用需要进行选取，在此不进行具体限定。
另外，存储器22作为资源存储的载体，可以是只读存储器、随机存储器、磁盘或者光盘等，其上所存储的资源可以包括操作系统221、计算机程序222及虚拟机数据223等，虚拟机数据223可以包括各种各样的数据。存储方式可以是短暂存储或者永久存储。
其中，操作系统221用于管理与控制电子设备20上的各硬件设备以及计算机程序222，其可以是Windows Server、Netware、Unix、Linux等。计算机程序222除了包括能够用于完成前述任一实施例公开的由电子设备20执行的错误码元标志数量确定方法的计算机程序之外，还可以进一步包括能够用于完成其他特定工作的计算机程序。
进一步的，本申请还公开了一种计算机可读存储介质，这里所说的计算机可读存储介质包括随机存取存储器(Random Access Memory，RAM)、内存、只读存储器(Read-OnlyMemory，ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、磁碟或者光盘或技术领域内所公知的任意其他形式的存储介质。其中，所述计算机程序被处理器执行时实现前述公开的错误码元标志数量确定方法。关于该方法的具体步骤可以参考前述实施例中公开的相应内容，在此不再进行赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的错误码元标志数量确定方法、装置、设备、存储介质进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (9)
1.一种错误码元标志数量确定方法，其特征在于，包括：
基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；
将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；
基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量；
基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，包括：
基于所述并行钱搜索方法，确定当前解码过程中每一解码周期中以预设并行度p为依据确定的错误位置多项式系数，并基于每一解码周期对应的所述错误位置多项式系数确定错误位置多项式；
在所述预设并行度p中的所述错误位置多项式中，将偶数项相加值与奇数项相加值相等时对应的路，确定为包含所述错误码元标志的目标路。
2.根据权利要求1所述的错误码元标志数量确定方法，其特征在于，所述将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，包括：
通过高速光收发器的发送端将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道；
相应的，所述接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据，包括：
通过高速光收发器的接收端接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据。
3.根据权利要求1所述的错误码元标志数量确定方法，其特征在于，所述基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志，包括：
利用位宽为p比特的寄存器基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志。
4.根据权利要求1至3任一项所述的错误码元标志数量确定方法，其特征在于，所述基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量，包括：
定义用于计算每一码块对应预设数量的通道中每一通道对应的错误码元标志值的第一计算组与第二计算组；
基于每一码块的起始输入信号确定用于控制电平翻转的目标标志位；
利用基于所述第二通道数据、所述第一计算组、第二计算组以及所述目标标志位确定的错误标志交替累计方法，将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量。
5.根据权利要求4所述的错误码元标志数量确定方法，其特征在于，所述利用基于所述第二通道数据、所述第一计算组、第二计算组以及所述目标标志位确定的错误标志交替累计方法，将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算的过程中，包括：
当所述目标标志位为第一标志位时，利用所述第二通道数据为所述第一计算组赋值，并将所述第二计算组赋值为0；
当所述目标标志位为第二标志位时，利用所述第二通道数据为所述第二计算组赋值，并将所述第一计算组赋值为0。
6.根据权利要求5所述的错误码元标志数量确定方法，其特征在于，所述基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量的过程中，包括：
生成用于对码块的输入信号进行计数的计数器，以便当所述计数器中的计数值为当前码块对应的目标周期数时，控制所述计数器中的计数进行更新，并控制用于记录码块处理过程的目标信号的标志位切换为表征当前码块处理完成的标志位；
当所述目标信号的标志位为表征当前码块处理完成的标志位时，利用当前所述第一计算组与所述第二计算组中的计算值对错误码元标志进行累计计算。
7.一种错误码元标志数量确定装置，其特征在于，包括：
并行钱搜索模块，用于基于并行钱搜索方法确定每一码块对应在预设并行度p中的目标路的错误码元标志；其中所述目标路为p路中包含错误码元标志的路径；
数据处理模块，用于将所述每一码块对应的全部码元标志以预设交织分布规则分布至预设数量的通道中生成的第一通道数据发送至光模块接收通道，并接收所述光模块接收通道返回的用于确定所述第一通道数据中每一错误码元标志所属通道的第二通道数据；
数据累加模块，用于基于所述第二通道数据以交替累计计算的方式将所述每一码块对应的每一解码周期中所述预设数量的通道中每一通道对应的错误码元标志进行累计计算，以确定当前解码过程中所有码块对应在所述预设数量的通道中的全部错误码元标志数量；
所述并行钱搜索模块具体用于：
基于所述并行钱搜索方法，确定当前解码过程中每一解码周期中以预设并行度p为依据确定的错误位置多项式系数，并基于每一解码周期对应的所述错误位置多项式系数确定错误位置多项式；
在所述预设并行度p中的所述错误位置多项式中，将偶数项相加值与奇数项相加值相等时对应的路，确定为包含所述错误码元标志的目标路。
8.一种电子设备，其特征在于，包括处理器和存储器；其中，所述处理器执行所述存储器中保存的计算机程序时实现如权利要求1至6任一项所述的错误码元标志数量确定方法。
9.一种计算机可读存储介质，其特征在于，用于存储计算机程序；其中，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述的错误码元标志数量确定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310460591.XA CN116470990B (zh) | 2023-04-26 | 2023-04-26 | 一种错误码元标志数量确定方法、装置、设备及介质 |
| CN202311187962.8A CN117240403A (zh) | 2023-04-26 | 2023-04-26 | 多通道错误码元标志的数量确定方法、装置、设备及介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310460591.XA CN116470990B (zh) | 2023-04-26 | 2023-04-26 | 一种错误码元标志数量确定方法、装置、设备及介质 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311187962.8A Division CN117240403A (zh) | 2023-04-26 | 2023-04-26 | 多通道错误码元标志的数量确定方法、装置、设备及介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116470990A CN116470990A (zh) | 2023-07-21 |
| CN116470990B true CN116470990B (zh) | 2023-10-03 |
Family
ID=87173296
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310460591.XA Active CN116470990B (zh) | 2023-04-26 | 2023-04-26 | 一种错误码元标志数量确定方法、装置、设备及介质 |
| CN202311187962.8A Pending CN117240403A (zh) | 2023-04-26 | 2023-04-26 | 多通道错误码元标志的数量确定方法、装置、设备及介质 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN116470990B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116667923B (zh) * | 2023-07-31 | 2023-12-01 | 苏州联讯仪器股份有限公司 | 一种信号传输误码率确定方法及相关组件 |
| CN117220832B (zh) * | 2023-11-07 | 2024-03-15 | 苏州联讯仪器股份有限公司 | 一种误码插入方法、装置、系统及计算机存储介质 |
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| CN102970049A (zh) * | 2012-10-26 | 2013-03-13 | 北京邮电大学 | 基于钱搜索算法和福尼算法的并行电路及rs译码电路 |
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| CN106549677A (zh) * | 2016-08-28 | 2017-03-29 | 航天恒星科技有限公司 | 高速并行bch码译码方法及装置 |
| CN107204782A (zh) * | 2017-04-10 | 2017-09-26 | 北京大学 | 一种bch译码器及生成该译码器的编译器的实现方法 |
| CN112468160A (zh) * | 2020-12-01 | 2021-03-09 | 西安邮电大学 | 一种基于钱搜索算法和福尼算法的并行电路 |
-
2023
- 2023-04-26 CN CN202310460591.XA patent/CN116470990B/zh active Active
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| CN107204782A (zh) * | 2017-04-10 | 2017-09-26 | 北京大学 | 一种bch译码器及生成该译码器的编译器的实现方法 |
| CN112468160A (zh) * | 2020-12-01 | 2021-03-09 | 西安邮电大学 | 一种基于钱搜索算法和福尼算法的并行电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117240403A (zh) | 2023-12-15 |
| CN116470990A (zh) | 2023-07-21 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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