CN116470898A - 驱动器输出级电路、双极性栅极驱动电路及系统 - Google Patents

Abstract

本申请提供了一种驱动器输出级电路、双极性栅极驱动电路及系统，驱动器输出级电路包括高侧驱动电路、低侧驱动电路和第一电容模块；高侧驱动电路与第一电压源电连接；第一电容模块电连接至低侧驱动电路和高侧驱动电路之间。通过高侧驱动电路输出正向电压，采用第一电压源对第一电容模块进行充电，在第一电容模块充电完成之后，通过第一电容模块以及低侧驱动电路将高侧驱动电路和低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

Description

驱动器输出级电路、双极性栅极驱动电路及系统

技术领域

本申请涉及双极性供电技术领域，具体而言，涉及一种驱动器输出级电路、双极性栅极驱动电路及系统。

背景技术

常规的半导体功率器件驱动方案，其电路结构如图1所示。

从图1中可以看到，当驱动器支持双极性供电时，相应的以被驱动器件的发射极/源极作为参考电位，还需要向驱动器提供双极性的双路电源。

驱动器的负压关断特性可以抑制密勒效应，对于防止功率器件误开启非常有效。新一代SiC、GaN器件由于其开关速度快，且部分类型的器件阈值电压较低，因此在此类器件的应用中，采用负压关断，防止密勒效应导致的误开通，可以显著提高系统整体的可靠性。

而对于功率领域常见的三相逆变拓扑，其每一相的桥臂都由二到六只功率管组成，这些功率管的驱动电源需要相互隔离，其供电系统相当复杂。如果需要给每只驱动管的驱动电路提供双极性的双电源供电，则供电系统的复杂度进一步上升。

对于此类供电系统，常规方案通过在AC-DC的副边采用多个绕组以提供多组隔离电源，在同一副边绕组内，增加一个中间抽头作为公共点，可以产生共地的双路正负电源，如图1所示。该共地点在应用中连接被驱动功率开关器件的发射极或源极，作为驱动系统的参考地。对于位于高边的功率开关器件，需注意该参考地为浮动地。

复杂的供电方案增加了系统的体积、重量，且造成系统可靠性下降。

另外一种现有方案如图2所示，该方案的缺点：

1)Vcn充电需要有压差，采用输出串联电容的方式将输出信号高、低向下平移Vcn电压；输出信号正向摆幅因此损失Vcn；例如：Vcn＝3V，Vcc＝20V，则最大正向摆幅为17V；若不调高系统方案供电电压，在原电源电压下直接进行插拔替换，则导致被驱动器件的导通电阻增加，影响系统效率。

2)方案事实上采用开关电容的方式对被驱动器件的栅极进行充放电，方案不提供静态的低阻直流通路，因此易受干扰。

再有一种现有方案如图3和图4所示，该方案的缺点：

1)方案需要处理输出直接下拉开关管(MN1)的负压漏电问题；

2)需要将输出拉到0V附近才能完成电容充电，此过程中必然要克服关断过程中的米勒效应，这意味着MN1管要吸收额外的米勒电流；综合上述两点，输出直接下拉开关MN1的面积开销会非常大；

3)通过LV电压给CN电容充电，速度较慢，可能造成关断时间显著增加。

发明内容

本申请的主要目的在于提供一种驱动器输出级电路、双极性栅极驱动电路及系统，以至少解决现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种驱动器输出级电路，驱动器输出级电路包括高侧驱动电路、低侧驱动电路和第一电容模块；高侧驱动电路与第一电压源电连接；第一电容模块电连接至所述低侧驱动电路和所述高侧驱动电路之间，其中，所述高侧驱动电路用于输出正向电压，并采用第一电压源对第一电容模块进行充电，在所述第一电容模块充电完成之后，通过所述第一电容模块以及低侧驱动电路将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件。

可选地，所述高侧驱动电路包括第一晶体管、第二晶体管和第一二极管，所述第一晶体管的栅极用于输入第一控制信号，所述第二晶体管的栅极用于输入第二控制信号，所述第一晶体管的源极和所述第二晶体管的源极分别与所述第一电压源电连接，所述第一晶体管的漏极与所述第一二极管的正极电连接，所述第一二极管的负极分别与所述第二晶体管的漏极和所述第一电容模块的第一端电连接，所述第一控制信号用于控制所述第一晶体管导通或者截止，所述第二控制信号用于控制所述第二晶体管导通或者截止。

可选地，所述低侧驱动电路包括第三晶体管、第四晶体管和第二二极管，所述第三晶体管的栅极用于输入第三控制信号，所述第四晶体管的栅极用于输入第四控制信号，所述第三晶体管的漏极分别与所述第二二极管的正极和所述第一电容模块的第二端电连接，所述第三晶体管的漏极作为所述低侧驱动电路的输出端，所述第四晶体管的漏极与所述第二二极管的负极电连接，所述第三晶体管的源极和所述第四晶体管的源极接地，所述第三控制信号用于控制所述第三晶体管导通或者截止，所述第四控制信号用于控制所述第四晶体管导通或者截止。

根据本申请的另一方面，提供了一种双极性栅极驱动电路，双极性栅极驱动电路包括信号转换电路、高侧驱动电路、低侧驱动电路、第一电容模块和输出级辅助逻辑控制电路；信号转换电路具有输入端和输出端，所述信号转换电路的输入端用于接收初始输入PWM信号，所述信号转换电路用于根据所述初始输入PWM信号生成多路控制信号并输出；高侧驱动电路与第一电压源电连接；所述高侧驱动电路和所述低侧驱动电路的输出端用于与待驱动功率器件电连接；第一电容模块电连接至所述低侧驱动电路和所述高侧驱动电路之间，所述高侧驱动电路用于输出正向电压，并采用第一电压源对第一电容模块进行充电，在所述第一电容模块充电完成之后，通过所述第一电容模块以及低侧驱动电路将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件；输出级辅助逻辑控制电路电连接至所述高侧驱动电路、所述低侧驱动电路的输入端与所述信号转换电路的输出端之间，所述输出级辅助逻辑控制电路用于根据所述多路控制信号控制所述高侧驱动电路和所述低侧驱动电路的输出端生成正向电压或者负向电压，来驱动所述待驱动功率器件。

可选地，所述多路控制信号分别为第一控制信号、第二控制信号、第三控制信号和第四控制信号，所述高侧驱动电路包括第一晶体管、第二晶体管和第一二极管，所述第一晶体管的栅极用于输入第一控制信号，所述第二晶体管的栅极用于输入第二控制信号，所述第一晶体管的源极和所述第二晶体管的源极分别与所述第一电压源电连接，所述第一晶体管的漏极与所述第一二极管的正极电连接，所述第一二极管的负极分别与所述第二晶体管的漏极和所述第一电容模块的第一端电连接，所述第一控制信号用于控制所述第一晶体管导通或者截止，所述第二控制信号用于控制所述第二晶体管导通或者截止，所述低侧驱动电路包括第三晶体管、第四晶体管和第二二极管，所述第三晶体管的栅极用于输入第三控制信号，所述第四晶体管的栅极用于输入第四控制信号，所述第三晶体管的漏极分别与所述第二二极管的正极和所述第一电容模块的第二端电连接，所述第三晶体管的漏极作为所述低侧驱动电路的输出端，所述第四晶体管的漏极与所述第二二极管的负极电连接，所述第三晶体管的源极和所述第四晶体管的源极接地，所述第三控制信号用于控制所述第三晶体管导通或者截止，所述第四控制信号用于控制所述第四晶体管导通或者截止，所述第一晶体管的栅极和所述第三晶体管的栅极分别与所述输出级辅助逻辑控制电路电连接。

可选地，所述高侧驱动电路还包括第一高边驱动器和第二高边驱动器，所述低侧驱动电路还包括第一低边驱动器和第二低边驱动器，所述第一高边驱动器的输入端用于输入所述第一控制信号，所述第二高边驱动器的输入端用于输入所述第三控制信号，所述第一低边驱动器的输入端用于输入所述第二控制信号，所述第二低边驱动器的输入端用于输入所述第四控制信号，所述第一高边驱动器的输出端与所述第一晶体管的栅极电连接，所述第二高边驱动器的输出端与所述第三晶体管的栅极电连接，所述第一低边驱动器的输出端与所述第二晶体管的栅极电连接，所述第二低边驱动器的输出端与所述第四晶体管的栅极电连接。

可选地，所述多路控制信号分别为第一控制信号、第二控制信号、第三控制信号和第四控制信号，所述输出级辅助逻辑控制电路包括信号延时器、第一或门、第二或门、与门、第一D触发器、第二D触发器、第一反相器、第二反相器和电压检测模组，所述信号延时器的输入端用于输入所述第四控制信号，所述信号延时器的输入端与所述第一D触发器的时钟端电连接，所述第一D触发器的同相输出端与所述第一反相器的输入端电连接，所述第一反相器的输出端与所述高侧驱动电路的第一晶体管的栅极电连接，所述第一D触发器的重置端与所述第一或门的输出端电连接，所述第一或门的第一输入端与所述信号延时器的输出端电连接，所述第一或门的第二输入端分别与所述第二或门的第一输入端和所述电压检测模组电连接，所述第二D触发器的时钟端用于输入所述第一控制信号，所述第二D触发器的重置端与所述第二反相器的输出端电连接，所述第二反相器的输入端用于输入所述第二控制信号，所述第二D触发器的同相输出端与所述第二或门的第二输入端电连接，所述第二或门的输出端与所述与门的第一输入端电连接，所述与门的第二输入端用于输入所述第三控制信号，所述与门的输出端与所述高侧驱动电路的第二晶体管的栅极电连接。

可选地，所述电压检测模组包括第二电容模块、第一电阻模块、第二电阻模块、第一比较器、第二比较器和第五晶体管，所述第二电容模块的第一端分别与第二电压源、所述第一比较器的第二输入端、所述高侧驱动电路和所述低侧驱动电路的输出端电连接，所述第二电容模块的第二端分别与所述第一电阻模块的第一端和所述高侧驱动电路的第一二极管的负极电连接，所述第一电阻模块的第二端分别与所述第五晶体管的漏极和所述第一比较器的第一输入端电连接，所述第一比较器的输出端与所述第五晶体管的栅极电连接，所述第五晶体管的源极分别与所述第二电阻模块的第一端和所述第二比较器的第一输入端电连接，所述第二比较器的第二输入端用于输入参考电压，所述第二电阻模块的第二端接地，所述第二比较器的第二输入端与所述第一或门的第二输入端电连接。

可选地，所述电压检测模组包括第三电容模块、第三电阻模块、第四电阻模块、第三比较器、第四比较器、第六晶体管和第七晶体管模块，所述第六晶体管的源极和所述第七晶体管的源极分别与第二电压源电连接，所述第六晶体管的栅极分别与所述第七晶体管的栅极和所述第三比较器的输出端电连接，所述第三比较器的第一输入端与所述第三电阻模块的第一端电连接，所述第三电阻模块的第二端分别与所述第三电容模块的第一端、所述高侧驱动电路和所述低侧驱动电路的输出端电连接，所述第三比较器的第二输入端分别与第二电压源、所述高侧驱动电路和所述低侧驱动电路的输出端电连接，所述第七晶体管的漏极分别与所述第四比较器的第一输入端和所述第四电阻模块的第一端电连接，所述第四电阻模块的第二端接地，所述第四比较器的第二输入端用于输入参考电压，所述第四比较器的输出端与所述第一或门的第二输入端电连接。

可选地，所述高侧驱动电路还包括高侧电荷泵，所述低侧驱动电路还包括低侧电荷泵，所述高侧电荷泵与所述第一二极管的负极电连接，所述低侧电荷泵与所述第二二极管的正极电连接。

根据本申请的另一方面，提供了一种双极性栅极驱动系统，双极性栅极驱动系统包括任意一种所述的双极性栅极驱动电路。

应用本申请的技术方案，通过高侧驱动电路输出正向电压，采用第一电压源对第一电容模块进行充电，在第一电容模块充电完成之后，通过第一电容模块以及低侧驱动电路将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了第一种现有方案的半导体功率器件驱动电路的示意图；

图2示出了第二种现有方案的半导体功率器件驱动电路的示意图；

图3示出了第三种现有方案的半导体功率器件驱动电路的示意图；

图4示出了第三种现有方案的半导体功率器件驱动电路的时序图；

图5示出了根据本申请的实施例的双极性栅极驱动电路的示意图；

图6示出了根据本申请的实施例的未安装信号转换电路的双极性栅极驱动电路的示意图；

图7示出了根据本申请的实施例的一种电压检测模组的示意图；

图8示出了根据本申请的实施例的另一种电压检测模组的示意图；

图9示出了根据本申请的实施例的高侧驱动电路、低侧驱动电路和第一电容模块的连接示意图；

图10示出了根据本申请的实施例的双极性栅极驱动电路时序图。

其中，上述附图包括以下附图标记：

100、信号转换电路；210、高侧驱动电路；211、高侧电荷泵；220、低侧驱动电路；222、低侧电荷泵；300、输出级辅助逻辑控制电路；310、第一D触发器；320、第二D触发器；330、电压检测模组。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，现有技术中对于功率领域常见的三相逆变拓扑，其每一相的桥臂都由二到六只功率管组成，这些功率管的驱动电源需要相互隔离，其供电系统相当复杂。如果需要给每只驱动管的驱动电路提供双极性的双电源供电，则供电系统的复杂度进一步上升，为解决现有技术中的双极性栅极驱动电路的结构较为复杂的问题，本申请的实施例提供了一种驱动器输出级电路、双极性栅极驱动电路及系统。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

本申请实施例提供了一种双极性栅极驱动电路，如图5所示，双极性栅极驱动电路包括信号转换电路100、高侧驱动电路210、低侧驱动电路220、第一电容模块CN和输出级辅助逻辑控制电路300；信号转换电路100具有输入端和输出端，上述信号转换电路100的输入端用于接收初始输入PWM信号PWM，上述信号转换电路100用于根据上述初始输入PWM信号生成多路控制信号(可以为四路控制信号)并输出，上述四路控制信号分别为第一控制信号PG0、第二控制信号PG1、第三控制信号NG0和第四控制信号NG1；高侧驱动电路210与第一电压源Vcc电连接；上述高侧驱动电路210和上述低侧驱动电路220的输出端用于与待驱动功率器件电连接；第一电容模块CN电连接至上述低侧驱动电路220和上述高侧驱动电路210之间，所述高侧驱动电路210用于输出正向电压，并采用第一电压源Vcc对第一电容模块CN进行充电，在所述第一电容模块CN充电完成之后，通过所述第一电容模块CN以及低侧驱动电路220将所述高侧驱动电路210和所述低侧驱动电路220的输出端下拉至负向电压，来驱动待驱动功率器件；输出级辅助逻辑控制电路300电连接至上述高侧驱动电路210、上述低侧驱动电路220的输入端与上述信号转换电路100的输出端之间，上述输出级辅助逻辑控制电路300用于根据上述四路控制信号控制上述高侧驱动电路210和上述低侧驱动电路220的输出端生成正向电压或者负向电压，来驱动上述待驱动功率器件。

上述双极性栅极驱动电路，在初始输入PWM信号为高电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出正向电压，在初始输入PWM信号为低电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出负向电压，通过上述多路控制信号控制上述高侧驱动电路和上述低侧驱动电路的输出端生成正向电压或者负向电压，来驱动上述待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

PG1和NG1为PWM直接经由常规两相不交叠时钟电路(即信号转换电路)，PG1和NG1的极性相同，分别与PWM的极性相反，且PG1和NG1的上升、下降沿时刻，两个信号之间保持有固定的死区时间，在死区时间内，PG1为高电平，NG1为低电平，避免PMOS1和NMOS1直通漏电，再经由PMOS1和NMOS1产生PG0和NG0信号。

在本申请中的一种实施例中，如图6所示，上述高侧驱动电路210包括第一晶体管PMOS0、第二晶体管PMOS1和第一二极管D1，上述第一晶体管PMOS0的栅极用于输入第一控制信号PG0，上述第二晶体管PMOS1的栅极用于输入第二控制信号PG1，上述第一晶体管PMOS0的源极和上述第二晶体管PMOS1的源极分别与上述第一电压源Vcc电连接，上述第一晶体管PMOS0的漏极与上述第一二极管D1的正极电连接，上述第一二极管D1的负极分别与上述第二晶体管PMOS1的漏极和上述第一电容模块的第一端电连接，上述第一控制信号PG0用于控制上述第一晶体管PMOS0导通或者截止，上述第二控制信号PG1用于控制上述第二晶体管PMOS1导通或者截止，上述低侧驱动电路220包括第三晶体管NMOS0、第四晶体管NMOS1和第二二极管D2，上述第三晶体管NMOS0的栅极用于输入第三控制信号NG0，上述第四晶体管NMOS1的栅极用于输入第四控制信号NG1，上述第三晶体管NMOS0的漏极分别与上述第二二极管D2的正极和上述第一电容模块的第二端电连接，上述第三晶体管NMOS0的漏极作为上述低侧驱动电路220的输出端，上述第四晶体管NMOS1的漏极与上述第二二极管D2的负极电连接，上述第三晶体管NMOS0的源极和上述第四晶体管NMOS1的源极接地，上述第三控制信号NG0用于控制上述第三晶体管NMOS0导通或者截止，上述第四控制信号NG1用于控制上述第四晶体管NMOS1导通或者截止，上述第一晶体管PMOS0的栅极和上述第三晶体管NMOS0的栅极分别与上述输出级辅助逻辑控制电路300电连接。

具体地，PMOS0、NMOS0的控制机制简述为，在PMOS1关断时刻，根据Vcn_ok(如图7和图8所示)信号决定接下来的电路动作：若Vcn_ok信号为高电平，判断为Vcn电压(CN两端的电压)高于目标值，则Q3输出端输出的信号持续为高电平，PMOS0保持关断，不对CN电容进行充电操作，随后NMOS0和NMOS1管同步开通，下拉输出OUT电压至负压；反之若Vcn_ok信号为低电平，判断Vcn电压低于目标值，则Q3输出端输出的信号变低电平，阻止NMOS0开通，直到充电完成后，Q3输出端输出的信号变高，NMOS0同步开通，下拉输出OUT电压至负压，单独选择外部的上拉驱动栅阻和下拉驱动栅阻以分别控制MOS器件开通和关断的速度，而不必在外部栅阻上额外串/并联二极管元件。在PMOS1导通期间，CPP电压VCPP高于电源电压Vcc，此时第一二极管D1起到防止第一电容模块CN漏电的作用；相应地，在NMOS0导通期间，OUT电压VOUT低于地电压0V，此时第二二极管D2起到防止第一电容模块CN漏电的作用。

在本申请中的一种实施例中，如图6所示，上述高侧驱动电路210还包括第一高边驱动器QG1和第二高边驱动器QG2，上述低侧驱动电路220还包括第一低边驱动器QD1和第二低边驱动器QD2，驱动器QG1、QG2、QD1、QD2需要将输入逻辑信号电平转换为驱动能力足够强的栅极驱动信号电平，以实现大功率器件栅极电容的快速充、放电，其中QG1、QG2为高边驱动器，其必须具备将信号从低压侧输送到高压侧的信号传输功能并提供必要的电气绝缘功能；QD1和QD2为低边驱动器，其可以是共地非隔离驱动器，按系统需求，也可以提供必要的电气绝缘功能。

上述第一高边驱动器QG1的输入端用于输入上述第一控制信号PG0，上述第二高边驱动器QG2的输入端用于输入上述第三控制信号NG0，上述第一低边驱动器QD1的输入端用于输入上述第二控制信号PG1，上述第二低边驱动器QD2的输入端用于输入上述第四控制信号NG1，上述第一高边驱动器QG1的输出端与上述第一晶体管PMOS0的栅极电连接，上述第二高边驱动器QG2的输出端与上述第三晶体管NMOS0的栅极电连接，上述第一低边驱动器QD1的输出端与上述第二晶体管PMOS1的栅极电连接，上述第二低边驱动器QD2的输出端与上述第四晶体管NMOS1的栅极电连接。

在本申请中的一种实施例中，如图6所示，上述输出级辅助逻辑控制电路300包括信号延时器Q1、第一或门Q2、第二或门Q3、与门Q4、第一D触发器310、第二D触发器320(两个D触发器的电源端分别与第三电压源Vcc1电连接)、第一反相器Q5、第二反相器Q6和电压检测模组330，上述信号延时器Q1的输入端用于输入上述第四控制信号NG1，上述信号延时器Q1的输入端与上述第一D触发器310的时钟端电连接，上述第一D触发器310的同相输出端与上述第一反相器Q5的输入端电连接，上述第一反相器Q5的输出端与上述高侧驱动电路210的第一晶体管PMOS0的栅极电连接，上述第一D触发器310的重置端与上述第一或门Q2的输出端电连接，上述第一或门Q2的第一输入端与上述信号延时器Q1的输出端电连接，上述第一或门Q2的第二输入端分别与上述第二或门Q3的第一输入端和上述电压检测模组330电连接，上述第二D触发器320的时钟端用于输入上述第一控制信号PG0，上述第二D触发器320的重置端与上述第二反相器Q6的输出端电连接，上述第二反相器Q6的输入端用于输入上述第二控制信号PG1，上述第二D触发器320的同相输出端与上述第二或门Q3的第二输入端电连接，上述第二或门Q3的输出端与上述与门Q4的第一输入端电连接，上述与门Q4的第二输入端用于输入上述第三控制信号NG0，上述与门Q4的输出端与上述高侧驱动电路210的第二晶体管PMOS1的栅极电连接。输出级辅助逻辑控制电路的工作原理可以简述为，当PMOS1关断后，经过短暂的死区时间，NG1升高，NMOS1开通，同时检测Vcn电压，Vcn电压高于目标值时电压检测模组330输出高电平，否则检测模组输出低电平；第一D触发器310用于产生CN电容充电脉冲：若Vcn电压高于目标值，则第一D触发器310不产生充电脉冲，否则，在NG1的上升沿开始对CN电容进行充电，经过信号延时器Q1时间后，第一D触发器310输入复位信号升高，充电结束。此过程中第一D触发器310产生了一个充电脉冲。同时，若Vcn电压高于目标值，则Q3输出为高电平，当NG1升高时，NG0同时升高，即NMOS0和NMOS1同步导通；否则在第一D触发器310的脉冲下降沿时刻，即CN电容充电完成时，PMOS0关断，此时利用PG0的上升沿将第二D触发器320输出置高，NMOS0导通。

在本申请中的一种实施例中，如图7所示，上述电压检测模组330包括第二电容模块C2、第一电阻模块R1、第二电阻模块R2、第一比较器B1、第二比较器B2和第五晶体管P1，上述第二电容模块C2的第一端分别与第二电压源Vcc2、上述第一比较器B1的第二输入端和上述、上述高侧驱动电路210和上述低侧驱动电路220的输出端(即D2的正极)电连接，上述第二电容模块C2的第二端分别与上述第一电阻模块R1的第一端和上述高侧驱动电路210的第一二极管D1的负极电连接，上述第一电阻模块R1的第二端分别与上述第五晶体管P1的漏极和上述第一比较器B1的第一输入端电连接，上述第一比较器B1的输出端与上述第五晶体管P1的栅极电连接，上述第五晶体管P1的源极分别与上述第二电阻模块R2的第一端和上述第二比较器B2的第一输入端电连接，上述第二比较器B2的第二输入端用于输入参考电压，上述第二电阻模块R2的第二端接地，上述第二比较器B2的第二输入端与上述第一或门Q2的第二输入端电连接。上述电压检测模组330还包括第一开关L1，连接方式如图7所示。该电压检测模组采用高边检测结构，运放通过负反馈使得两输入端电压相等，此时R1两端的电压＝VCPP－VOUT＝Vcn，同时流经R1的电流全部流经R2，R1＝R2，因此R2两端的电压＝R1两端的电压＝VCPP－VOUT。比较器B2用于判断输入电压，即Vcn，是否高于目标值。

其中Vcn电压的电压检测模块可以采用高边检测结构，可以将CPP与OUT之间的压差，即Vcn电压，转换为到地的单端电压，方便与参考电压进行比较。

在本申请中的一种实施例中，上述第一电阻模块的阻值和上述第二电阻模块的阻值相同，根据检测模组原理分析，两电阻上的压降是相等的。

在本申请中的一种实施例中，如图8所示，上述电压检测模组330包括第三电容模块C3、第三电阻模块R3、第四电阻模块R4、第三比较器B3、第四比较器B4、第六晶体管P2和第七晶体管P3模块，上述第六晶体管P2的源极和上述第七晶体管P3的源极分别与第二电压源Vcc2电连接，上述第六晶体管P2的栅极分别与上述第七晶体管P3的栅极和上述第三比较器B3的输出端电连接，上述第三比较器B3的第一输入端与上述第三电阻模块R3的第一端电连接，上述第三电阻模块R3的第二端分别与上述第三电容模块C3的第一端、上述高侧驱动电路210和上述低侧驱动电路220的输出端(即D2的正极)电连接，上述第三比较器B3的第二输入端分别与第二电压源、上述高侧驱动电路210和上述低侧驱动电路220的输出端(即D2的正极)电连接，上述第七晶体管P3的漏极分别与上述第四比较器B4的第一输入端和上述第四电阻模块R4的第一端电连接，上述第四电阻模块R4的第二端接地，上述第四比较器B4的第二输入端用于输入参考电压，上述第四比较器B4的输出端与上述第一或门Q2的第二输入端电连接。上述电压检测模组330还包括第二开关L2，连接方式如图8所示。该检测模组采用低边检测结构，运放通过负反馈使得两输入端电压相等，此时电阻R3两端的电压＝VCPP－VOUT＝Vcn，同时流经R3的等值电流流经R4，R3＝R4，因此R3两端的电压＝R4两端的电压＝VCPP－VOUT。比较器B4用于判断输入电压，即Vcn，是否高于目标值。

Vcn电压的电压检测模块也可以采用低边检测结构，将CPP与OUT之间的压差转换为到地的单端电压与参考电压进行比较。

在本申请中的一种实施例中，上述第三电阻模块的阻值与上述第四电阻模块的阻值相同，根据检测模组原理分析，两电阻上的压降是相等的。

在本申请中的一种实施例中，如图9所示，上述高侧驱动电路210还包括高侧电荷泵211，上述低侧驱动电路220还包括低侧电荷泵221，上述高侧电荷泵211与上述第一二极管D1的负极电连接，上述低侧电荷泵221与上述第二二极管D2的正极电连接。

当PWM为高电平，OUT脚驱动到Vcc电平，此时利用高侧正压电荷泵输出Vcc+Vpump电压(Vpump为Vcn目标电压)，正压电荷泵输出连接到CPP端子，补偿CN电容电荷泄漏；当PWM为低电平，OUT脚驱动到-Vcn电平，此时利用低侧负压电荷泵输出-Vpump电压(Vpump为Vcn目标电压)，负压电荷泵输出连接到OUT端子，补偿CN电容电荷泄漏。

本申请还提供了一种驱动器输出级电路，驱动器输出级电路包括高侧驱动电路、低侧驱动电路和第一电容模块；高侧驱动电路与第一电压源电连接；第一电容模块电连接至上述低侧驱动电路和上述高侧驱动电路之间，其中，所述高侧驱动电路用于输出正向电压，并采用第一电压源对第一电容模块进行充电，在所述第一电容模块充电完成之后，通过所述第一电容模块以及低侧驱动电路将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件。

上述驱动器输出级电路，通过高侧驱动电路输出正向电压，采用第一电压源对第一电容模块进行充电，在第一电容模块充电完成之后，通过第一电容模块以及低侧驱动电路将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

上述高侧驱动电路包括第一晶体管、第二晶体管和第一二极管，上述第一晶体管的栅极用于输入第一控制信号，上述第二晶体管的栅极用于输入第二控制信号，上述第一晶体管的源极和上述第二晶体管的源极分别与上述第一电压源电连接，上述第一晶体管的漏极与上述第一二极管的正极电连接，上述第一二极管的负极分别与上述第二晶体管的漏极和上述第一电容模块的第一端电连接，上述第一控制信号用于控制上述第一晶体管导通或者截止，上述第二控制信号用于控制上述第二晶体管导通或者截止。

上述低侧驱动电路包括第三晶体管、第四晶体管和第二二极管，上述第三晶体管的栅极用于输入第三控制信号，上述第四晶体管的栅极用于输入第四控制信号，上述第三晶体管的漏极分别与上述第二二极管的正极和上述第一电容模块的第二端电连接，上述第三晶体管的漏极作为上述低侧驱动电路的输出端，上述第四晶体管的漏极与上述第二二极管的负极电连接，上述第三晶体管的源极和上述第四晶体管的源极接地，上述第三控制信号用于控制上述第三晶体管导通或者截止，上述第四控制信号用于控制上述第四晶体管导通或者截止。

驱动器输出级电路中的高侧驱动电路、低侧驱动电路、第一电容模块与双极性栅极驱动电路中对应的高侧驱动电路、低侧驱动电路、第一电容模块相同，在此不再加以赘述。

本申请还提供了一种双极性栅极驱动系统，双极性栅极驱动系统包括任意一种上述的双极性栅极驱动电路。在初始输入PWM信号为高电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出正向电压，在初始输入PWM信号为低电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出负向电压，通过上述多路控制信号控制上述高侧驱动电路和上述低侧驱动电路的输出端生成正向电压或者负向电压，来驱动上述待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

双极性栅极驱动电路的时序如图10所示，当输入PWM信号为高电平时，直接上拉开关PMOS1开通，输出OUT电压为Vcc；当输入PWM信号变低电平后，立刻关断直接上拉开关PMOS1，同时判断Vcn电压是否高于目标值。经过死区时间后，直接下拉开关NMOS1导通，将输出OUT电压拉低；若此时Vcn电压大于或者等于目标值，则间接下拉开关NMOS0与NMOS1同步开通，将输出拉至负压；若Vcn电压小于目标值，则开通下拉PMOS0，使之短暂导通Tchar时间，为第一电容模块CN补充电荷。由于利用Vcc高压域进行充电，充电速度较快。经过一个短暂的Tchar时间后，第一电容模块CN充电完成，PMOS0随之关断，经过短暂延迟后NMOS0导通，将输出OUT引脚进一步下拉至负电压-Vneg，以达到双极性供电的目的，简化了驱动的供电方案且提供负压关断的驱动特性，使得该驱动方案高度紧凑、高性能、高可靠性。

在驱动外部功率器件的过程中，每个开关周期都需要对被驱动功率器件的栅极进行充放电。其中关断外部器件、将OUT电压驱动至负压的过程中，被驱动功率器件的栅极电容放电电流将部分流经CN，导致CN的电压降低，要在连续开关过程中持续稳定输出的负电压，则需要为CN补充相应的电荷损失。

设被驱动器件的栅电容放电一次，第一电容模块CN的电荷损失为ΔQ；设CN充电电流为Ichar，则补充等量电荷所需的时间为Tchar＝ΔQ/Ichar，即CN充电时间。

通常用Qg表示功率开关器件的总栅极电荷。常规功率器件单管的总栅极电容(Ciss)通常不超过10nF，而开关过程中总Qg通常不超过400nC。在驱动外部功率器件关断的过程中，在NMOS0导通前，事实上被驱动器件的栅极电荷已通过NMOS1进行了部分泄放，且剩余部分的栅电荷将通过NMOS0和NMOS1同步进行泄放，因此即使在Qg较高的极端情况下，通过第一电容模块CN(即Fly电容)泄放的电荷(即Fly电容的电荷损失)约为被驱动器件总Qg的一半，即200nC。若以5A电流对此电荷损失进行补偿，根据Tchar＝ΔQ/Ichar，所需充电时间不超过40nS。考虑到大功率应用中器件的关断时间通常在百纳秒左右或更长，因此充电机制的存在对器件的总关断时间影响很小。考虑到新型功率器件，如SiC-MOS，其结电容更低，总栅极电荷更小，因此需要为Fly电容补充的电荷量也会显著下降，即Fly电容充电速度会更快，相应的，对器件关断时间造成的影响会更小。

对于实际应用，将Fly电容容值选取为被驱动功率器件总栅极电容的100倍以上，则Vneg电压的纹波几乎可以忽略。

需要说明的是，上述的电连接可以是直接电连接，也可以是间接电连接，直接电连接就是指两个器件直接连接，间接电连接就是指相连接的A与B之间还连接有其余类似电容、电阻等器件。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的驱动器输出级电路，通过高侧驱动电路输出正向电压，采用第一电压源对第一电容模块进行充电，在第一电容模块充电完成之后，通过第一电容模块以及低侧驱动电路可将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

2)、本申请的双极性栅极驱动电路，在初始输入PWM信号为高电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出正向电压，在初始输入PWM信号为低电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出负向电压，通过上述多路控制信号控制上述高侧驱动电路和上述低侧驱动电路的输出端生成正向电压或者负向电压，来驱动上述待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

3)、本申请的双极性栅极驱动系统，在初始输入PWM信号为高电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出正向电压，在初始输入PWM信号为低电平的情况下，上述高侧驱动电路和上述低侧驱动电路的输出端输出负向电压，通过上述多路控制信号控制上述高侧驱动电路和上述低侧驱动电路的输出端生成正向电压或者负向电压，来驱动上述待驱动功率器件，降低了电路的复杂度，进而解决了现有技术中的双极性栅极驱动电路的结构较为复杂的问题。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种驱动器输出级电路，其特征在于，包括：

高侧驱动电路，与第一电压源电连接；

低侧驱动电路；

第一电容模块，电连接至所述低侧驱动电路和所述高侧驱动电路之间，其中，所述高侧驱动电路用于输出正向电压，并采用第一电压源对第一电容模块进行充电，在所述第一电容模块充电完成之后，通过所述第一电容模块以及低侧驱动电路将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件。

2.根据权利要求1所述的驱动器输出级电路，其特征在于，所述高侧驱动电路包括第一晶体管、第二晶体管和第一二极管，所述第一晶体管的栅极用于输入第一控制信号，所述第二晶体管的栅极用于输入第二控制信号，所述第一晶体管的源极和所述第二晶体管的源极分别与所述第一电压源电连接，所述第一晶体管的漏极与所述第一二极管的正极电连接，所述第一二极管的负极分别与所述第二晶体管的漏极和所述第一电容模块的第一端电连接，所述第一控制信号用于控制所述第一晶体管导通或者截止，所述第二控制信号用于控制所述第二晶体管导通或者截止。

3.根据权利要求2所述的驱动器输出级电路，其特征在于，所述低侧驱动电路包括第三晶体管、第四晶体管和第二二极管，所述第三晶体管的栅极用于输入第三控制信号，所述第四晶体管的栅极用于输入第四控制信号，所述第三晶体管的漏极分别与所述第二二极管的正极和所述第一电容模块的第二端电连接，所述第三晶体管的漏极作为所述低侧驱动电路的输出端，所述第四晶体管的漏极与所述第二二极管的负极电连接，所述第三晶体管的源极和所述第四晶体管的源极接地，所述第三控制信号用于控制所述第三晶体管导通或者截止，所述第四控制信号用于控制所述第四晶体管导通或者截止。

4.一种双极性栅极驱动电路，其特征在于，包括：

信号转换电路，具有输入端和输出端，所述信号转换电路的输入端用于接收初始输入PWM信号，所述信号转换电路用于根据所述初始输入PWM信号生成多路控制信号并输出；

高侧驱动电路，与第一电压源电连接；

低侧驱动电路，所述高侧驱动电路和所述低侧驱动电路的输出端用于与待驱动功率器件电连接；

第一电容模块，电连接至所述低侧驱动电路和所述高侧驱动电路之间，所述高侧驱动电路用于输出正向电压，并采用第一电压源对第一电容模块进行充电，在所述第一电容模块充电完成之后，通过所述第一电容模块以及低侧驱动电路将所述高侧驱动电路和所述低侧驱动电路的输出端下拉至负向电压，来驱动待驱动功率器件；

输出级辅助逻辑控制电路，电连接至所述高侧驱动电路、所述低侧驱动电路的输入端与所述信号转换电路的输出端之间，所述输出级辅助逻辑控制电路用于根据所述多路控制信号控制所述高侧驱动电路和所述低侧驱动电路的输出端生成正向电压或者负向电压，来驱动所述待驱动功率器件。

5.根据权利要求4所述的双极性栅极驱动电路，其特征在于，所述多路控制信号分别为第一控制信号、第二控制信号、第三控制信号和第四控制信号，所述高侧驱动电路包括第一晶体管、第二晶体管和第一二极管，所述第一晶体管的栅极用于输入第一控制信号，所述第二晶体管的栅极用于输入第二控制信号，所述第一晶体管的源极和所述第二晶体管的源极分别与所述第一电压源电连接，所述第一晶体管的漏极与所述第一二极管的正极电连接，所述第一二极管的负极分别与所述第二晶体管的漏极和所述第一电容模块的第一端电连接，所述第一控制信号用于控制所述第一晶体管导通或者截止，所述第二控制信号用于控制所述第二晶体管导通或者截止，所述低侧驱动电路包括第三晶体管、第四晶体管和第二二极管，所述第三晶体管的栅极用于输入第三控制信号，所述第四晶体管的栅极用于输入第四控制信号，所述第三晶体管的漏极分别与所述第二二极管的正极和所述第一电容模块的第二端电连接，所述第三晶体管的漏极作为所述低侧驱动电路的输出端，所述第四晶体管的漏极与所述第二二极管的负极电连接，所述第三晶体管的源极和所述第四晶体管的源极接地，所述第三控制信号用于控制所述第三晶体管导通或者截止，所述第四控制信号用于控制所述第四晶体管导通或者截止，所述第一晶体管的栅极和所述第三晶体管的栅极分别与所述输出级辅助逻辑控制电路电连接。

6.根据权利要求5所述的双极性栅极驱动电路，其特征在于，所述高侧驱动电路还包括：第一高边驱动器和第二高边驱动器，所述低侧驱动电路还包括：第一低边驱动器和第二低边驱动器，所述第一高边驱动器的输入端用于输入所述第一控制信号，所述第二高边驱动器的输入端用于输入所述第三控制信号，所述第一低边驱动器的输入端用于输入所述第二控制信号，所述第二低边驱动器的输入端用于输入所述第四控制信号，所述第一高边驱动器的输出端与所述第一晶体管的栅极电连接，所述第二高边驱动器的输出端与所述第三晶体管的栅极电连接，所述第一低边驱动器的输出端与所述第二晶体管的栅极电连接，所述第二低边驱动器的输出端与所述第四晶体管的栅极电连接。

7.根据权利要求4所述的双极性栅极驱动电路，其特征在于，所述多路控制信号分别为第一控制信号、第二控制信号、第三控制信号和第四控制信号，所述输出级辅助逻辑控制电路包括：信号延时器、第一或门、第二或门、与门、第一D触发器、第二D触发器、第一反相器、第二反相器和电压检测模组，所述信号延时器的输入端用于输入所述第四控制信号，所述信号延时器的输入端与所述第一D触发器的时钟端电连接，所述第一D触发器的同相输出端与所述第一反相器的输入端电连接，所述第一反相器的输出端与所述高侧驱动电路的第一晶体管的栅极电连接，所述第一D触发器的重置端与所述第一或门的输出端电连接，所述第一或门的第一输入端与所述信号延时器的输出端电连接，所述第一或门的第二输入端分别与所述第二或门的第一输入端和所述电压检测模组电连接，所述第二D触发器的时钟端用于输入所述第一控制信号，所述第二D触发器的重置端与所述第二反相器的输出端电连接，所述第二反相器的输入端用于输入所述第二控制信号，所述第二D触发器的同相输出端与所述第二或门的第二输入端电连接，所述第二或门的输出端与所述与门的第一输入端电连接，所述与门的第二输入端用于输入所述第三控制信号，所述与门的输出端与所述低侧驱动电路的第二晶体管的栅极电连接。

8.根据权利要求7所述的双极性栅极驱动电路，其特征在于，所述电压检测模组包括：第二电容模块、第一电阻模块、第二电阻模块、第一比较器、第二比较器和第五晶体管，所述第二电容模块的第一端分别与第二电压源、所述第一比较器的第二输入端、所述高侧驱动电路和所述低侧驱动电路的输出端电连接，所述第二电容模块的第二端分别与所述第一电阻模块的第一端和所述高侧驱动电路的第一二极管的负极电连接，所述第一电阻模块的第二端分别与所述第五晶体管的漏极和所述第一比较器的第一输入端电连接，所述第一比较器的输出端与所述第五晶体管的栅极电连接，所述第五晶体管的源极分别与所述第二电阻模块的第一端和所述第二比较器的第一输入端电连接，所述第二比较器的第二输入端用于输入参考电压，所述第二电阻模块的第二端接地，所述第二比较器的第二输入端与所述第一或门的第二输入端电连接。

9.根据权利要求7所述的双极性栅极驱动电路，其特征在于，所述电压检测模组包括：第三电容模块、第三电阻模块、第四电阻模块、第三比较器、第四比较器、第六晶体管和第七晶体管模块，所述第六晶体管的源极和所述第七晶体管的源极分别与第二电压源电连接，所述第六晶体管的栅极分别与所述第七晶体管的栅极和所述第三比较器的输出端电连接，所述第三比较器的第一输入端与所述第三电阻模块的第一端电连接，所述第三电阻模块的第二端分别与所述第三电容模块的第一端、所述高侧驱动电路和所述低侧驱动电路的输出端电连接，所述第三比较器的第二输入端分别与第二电压源、所述高侧驱动电路和所述低侧驱动电路的输出端电连接，所述第七晶体管的漏极分别与所述第四比较器的第一输入端和所述第四电阻模块的第一端电连接，所述第四电阻模块的第二端接地，所述第四比较器的第二输入端用于输入参考电压，所述第四比较器的输出端与所述第一或门的第二输入端电连接。

10.根据权利要求5或6所述的双极性栅极驱动电路，其特征在于，所述高侧驱动电路还包括：高侧电荷泵，所述低侧驱动电路还包括：低侧电荷泵，所述高侧电荷泵与所述第一二极管的负极电连接，所述低侧电荷泵与所述第二二极管的正极电连接。

11.一种双极性栅极驱动系统，其特征在于，包括：权利要求4至10中任一项所述的双极性栅极驱动电路。