CN116455385A - 提高io速度的上拉电路及io电路和io设备 - Google Patents
提高io速度的上拉电路及io电路和io设备 Download PDFInfo
- Publication number
- CN116455385A CN116455385A CN202310499399.1A CN202310499399A CN116455385A CN 116455385 A CN116455385 A CN 116455385A CN 202310499399 A CN202310499399 A CN 202310499399A CN 116455385 A CN116455385 A CN 116455385A
- Authority
- CN
- China
- Prior art keywords
- pull
- circuit
- tube
- pmos
- down driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002708 enhancing effect Effects 0.000 claims abstract description 16
- 238000013461 design Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 10
- 230000008569 process Effects 0.000 abstract description 6
- 238000004891 communication Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
本发明提供了一种提高IO速度的上拉电路及IO电路和IO设备，包括：下拉驱动管、上拉电阻和上拉增强电路；所述下拉驱动管的控制端用于接收IO PAD使能信号，所述上拉电阻的一端与下拉驱动管的输入端串联，所述上拉电阻的另一端连接VDD，所述上拉增强电路与所述上拉电阻并联，IO PAD使能信号控制所述上拉增强电路的通断，所述下拉驱动管的输入端用于输出IO信号，所述下拉驱动管的输出端接地；所述下拉驱动管的关闭使能信号使所述上拉增强电路的状态为接通。本发明方法实现原理简单，使用了较少的元件来实现低功耗、快速的IO上拉电路，用于在各种工艺、电压和温度变化的情况下提供稳定的上拉能力。
Description
技术领域
本发明涉及电子电路的技术领域，具体地，涉及一种提高IO速度的上拉电路及IO电路和IO设备。
背景技术
IO电路在业界很常见，芯片数据传输的IO管脚通常使用的是开漏结构的PAD，如图1所示，开漏PAD在输出低电平到高电平的转换时，完全由上拉电阻完成，而上拉电阻一般为几十K欧姆，已致电平上升时间长，数据输出速率低，最高只有几百Kbps的波特率，导致通信时间过长。另外一方面，随着电路技术的发展，线路启用和关断时间有着严格的时间要求，如果IO速度太慢也将导致功能出错。因此，如何缩短通讯时间及提高IO的通讯速度已经非常重要。
在大部分高速芯片设计中，要求有很短的使能时间使电路正常工作，传统的做法是减小IO的上拉电阻来增大工作电流以此提高电路的速度，但是这种方法与低功耗的设计需求相矛盾。此外，还有些设计通过增加很多时序控制电路用来加快IO的工作速度，电路的复杂程度和功耗都较高。
在公开为CN101751595B的中国专利文献中，公开了一种提高IO速度的电路。所述生成三态门使能信号ENO的一组逻辑门电路的串口输出数据用串口工作时钟经D触发器先锁一拍生成数据信号，此数据信号与原串口输出数据经过与门生成串口输出数据的使能信号，此数据使能信号经过一个非门后得到三态门的使能端ENO信号。这类电路往往需要增加很多器件并且还需要时序控制，复杂程度较高。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种提高IO速度的上拉电路及IO电路和IO设备。
根据本发明提供的一种提高IO速度的上拉电路，包括：下拉驱动管、上拉电阻和上拉增强电路；
所述下拉驱动管的控制端用于接收IO PAD使能信号，所述上拉电阻的一端与下拉驱动管的输入端串联，所述上拉电阻的另一端连接VDD，所述上拉增强电路与所述上拉电阻并联，IO PAD使能信号控制所述上拉增强电路的通断，所述下拉驱动管的输入端用于输出IO信号，所述下拉驱动管的输出端接地；
所述下拉驱动管的关闭使能信号使所述上拉增强电路的状态为接通。
优选地，所述下拉驱动管采用NMOS管MN1，所述NMOS管MN1的栅极接收IO PAD使能信号，所述NMOS管MN1的漏极作为输入端与所述上拉电阻串联，所述NMOS管MN1的源极接地。
优选地，所述上拉电阻包括PMOS管MP1和PMOS管MP2，所述PMOS管MP1和所述PMOS管MP2的栅极接地；所述PMOS管MP1的源极连接VDD，所述PMOS管MP1的漏极连接所述PMOS管MP2的源极，所述PMOS管MP2的漏极连接下拉驱动管的输入端。
优选地，所述上拉增强电路为PMOS管MP3，所述PMOS管MP3的栅极连接所述下拉驱动管的控制端，所述PMOS管MP3的源极连接所述PMOS管MP2的源极，所述PMOS管MP3的漏极连接所述PMOS管MP2的漏极。
优选地，所述PMOS管MP1和所述PMOS管MP2的设计值为：width＝1.2um，length＝40um。
优选地，所述PMOS管MP3的设计值为width＝1.2um，length＝6um。
根据本发明提供的一种IO电路，采用上述的提高IO速度的上拉电路。
根据本发明提供的一种IO设备，包括上述的IO电路。
与现有技术相比，本发明具有如下的有益效果：
1、本发明方法实现原理简单，使用了较少的元件来实现低功耗、快速的IO上拉电路，用于在各种工艺、电压和温度变化的情况下提供稳定的上拉能力。
2、本发明所公开的提高IO速度的电路结构，能使数据传输速度明显提高，一般能达到几十MHz，这样大大缩短了通信时间并提高了通信效率。
3、本发明公开提高IO速度的上拉电阻可实现在几纳秒左右的时间开启和关断电路，保证了系统的可靠性。
本发明的其他有益效果，将在具体实施方式中通过具体技术特征和技术方案的介绍来阐述，本领域技术人员通过这些技术特征和技术方案的介绍，应能理解所述技术特征和技术方案带来的有益技术效果。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有的IO电路上拉电路结构图；
图2为本发明公开的提高IO速度的上拉电路图；
图3为本发明中IO PAD使能信号为“1”时上拉电路工作状态示意图；
图4为本发明中IO PAD使能信号为“0”时上拉电路工作状态示意图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
术语解释：
(1)NMOS：N-Metal-Oxide-Semiconductor：N型场效应晶体管(缩写为MN)；
(2)PMOS：P-Metal-Oxide-Semiconductor：P型场效应晶体管(缩写为MP)；
(3)CMOS：Complementary-Metal-Oxide-Semiconductor：互补金属氧化物半导体；
(4)IO:Input-Output：输入输出；
(5)PVT:process voltage temperature：工艺电压温度。
发明公开了一种提高IO速度的上拉电路，参照图2所示该路结构可以根据IO的电平状态开启或关断“上拉能力增强电路”，极大的加快了IO电路的工作速度，提供了一种成本较低且复杂程度较低的实现方法。
具体的，提高IO速度的上拉电路包括：下拉驱动管、上拉电阻和上拉增强电路。所述下拉驱动管的控制端用于接收IO PAD使能信号，所述上拉电阻的一端与下拉驱动管的输入端串联，所述上拉电阻的另一端连接VDD，所述上拉增强电路与所述上拉电阻并联，IOPAD使能信号控制所述上拉增强电路的通断，所述下拉驱动管的输入端用于输出IO信号，所述下拉驱动管的输出端接地；所述下拉驱动管的关闭使能信号使所述上拉增强电路的状态为接通。
所述下拉驱动管采用NMOS管MN1，所述NMOS管MN1的栅极接收IO PAD使能信号，所述NMOS管MN1的漏极作为输入端与所述上拉电阻串联，所述NMOS管MN1的源极接地。由NMOS管MN1作为下拉驱动管提供下拉逻辑，当IO PAD接高电位时下拉驱动管对节点X放电，该节点变为低电平的速度取决于下拉驱动管的驱动能力，能力越强速度越快。
所述上拉电阻包括PMOS管MP1和PMOS管MP2，所述PMOS管MP1和所述PMOS管MP2的栅极接地；所述PMOS管MP1的源极连接VDD，所述PMOS管MP1的漏极连接所述PMOS管MP2的源极，所述PMOS管MP2的漏极连接下拉驱动管的输入端。使用PMOS管作电阻可以极大减小版图的面积，PMOS管MP1和PMOS管MP2为倒比管，设计值为width＝1.2um，length＝40um，PMOS管MP1和PMOS管MP2的栅极接Vss，所以为常开启状态，仅当IO PAD接高电位时消耗静态电流。
所述上拉增强电路为PMOS管MP3，所述PMOS管MP3的栅极连接所述下拉驱动管的控制端，所述PMOS管MP3的源极连接所述PMOS管MP2的源极，所述PMOS管MP3的漏极连接所述PMOS管MP2的漏极。PMOS管MP3为倒比管，设计值为width＝1.2um，length＝6um，PMOS管MP3的栅极接IO PAD，可以根据IO的电位开启或关断，是一个自适应调整电路。
工作原理：
PMOS管MP1和PMOS管MP2为常开状态，根据IO PAD使能信号分为以下两种情况：
(1)当IO PAD使能信号为“1”时，参照图3所述，NMOS管MN1开启，此时电流从电源经过PMOS管MP1、PMOS管MP2和NMOS管MN1流向地，该电流的大小取决于PMOS管MP1和PMOS管MP2的导通阻抗，阻抗越小此时消耗的电流越大。此时寄生电容Cj上的电荷通过NMOS管MN1泄放到地，所以节点X由高电平变为低电平，变为低电平的速度取决于NMOS管MN1的驱动能力，能力越强速度越快。而此时PMOS管MP3为关断状态，不消耗电流。
(2)当IO PAD使能信号为“0”时，参照图4所示，NMOS管MN1关断，此时有位移电流从电源经过PMOS管MP1和PMOS管MP2给寄生电容Cj充电，充电的速度是由PMOS管MP1和PMOS管MP2的导通阻抗决定的，导通阻抗越小充电的速度越快，但是由于功耗的限制该阻抗不会特别小，所以对于高速应用来说该充电时间不可接受。此时，PMOS管MP3为开启状态并参与向Cj电容充电，使节点X迅速由低电平变为高电平，缩短了电平的上升时间，有效提高了通讯速度并满足了高速应用的需求。
本专利的电路结构，仅在通用电路的基础上增加了一个器件PMOS管MP3，便可以将X节点的上升时间从几十ns缩短为几ns，而且该特性在典型的工艺参数(慢，典型，快)，温度(-40-125℃)以及供电电压(1.6-5.5V)范围内，可以实现小于20％的变化。本电路使用非常少的元件实现了在各种工艺、电压和温度变化(PVT)的情况下能提供稳定、快速的电压上拉动作，提高了电路的工作速度而且不增加功耗。
本发明还提供了一种IO电路，所述IO电路采用上述的提高IO速度的上拉电路。本发明还提供了一种IO设备，该IO设备采用了上述的IO电路。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
Claims (8)
1.一种提高IO速度的上拉电路，其特征在于，包括：下拉驱动管、上拉电阻和上拉增强电路；
所述下拉驱动管的控制端用于接收IO PAD使能信号，所述上拉电阻的一端与下拉驱动管的输入端串联，所述上拉电阻的另一端连接VDD，所述上拉增强电路与所述上拉电阻并联，IO PAD使能信号控制所述上拉增强电路的通断，所述下拉驱动管的输入端用于输出IO信号，所述下拉驱动管的输出端接地；
所述下拉驱动管的关闭使能信号使所述上拉增强电路的状态为接通。
2.根据权利要求1所述的提高IO速度的上拉电路，其特征在于，所述下拉驱动管采用NMOS管MN1，所述NMOS管MN1的栅极接收IO PAD使能信号，所述NMOS管MN1的漏极作为输入端与所述上拉电阻串联，所述NMOS管MN1的源极接地。
3.根据权利要求1所述的提高IO速度的上拉电路，其特征在于，所述上拉电阻包括PMOS管MP1和PMOS管MP2，所述PMOS管MP1的栅极和所述PMOS管MP2的栅极接地；所述PMOS管MP1的源极连接VDD，所述PMOS管MP1的漏极连接所述PMOS管MP2的源极，所述PMOS管MP2的漏极连接下拉驱动管的输入端。
4.根据权利要求3所述的提高IO速度的上拉电路，其特征在于，所述上拉增强电路为PMOS管MP3，所述PMOS管MP3的栅极连接所述下拉驱动管的控制端，所述PMOS管MP3的源极连接所述PMOS管MP2的源极，所述PMOS管MP3的漏极连接所述PMOS管MP2的漏极。
5.根据权利要求3所述的提高IO速度的上拉电路，其特征在于，所述PMOS管MP1和所述PMOS管MP2的设计值为：width＝1.2um，length＝40um。
6.根据权利要求4所述的提高IO速度的上拉电路，其特征在于，所述PMOS管MP3的设计值为width＝1.2um，length＝6um。
7.一种IO电路，其特征在于，采用如权利要求1-6任一项所述的提高IO速度的上拉电路。
8.一种IO设备，其特征在于，包括权利要求7所述的IO电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310499399.1A CN116455385A (zh) | 2023-05-05 | 2023-05-05 | 提高io速度的上拉电路及io电路和io设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310499399.1A CN116455385A (zh) | 2023-05-05 | 2023-05-05 | 提高io速度的上拉电路及io电路和io设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116455385A true CN116455385A (zh) | 2023-07-18 |
Family
ID=87127357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310499399.1A Pending CN116455385A (zh) | 2023-05-05 | 2023-05-05 | 提高io速度的上拉电路及io电路和io设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116455385A (zh) |
-
2023
- 2023-05-05 CN CN202310499399.1A patent/CN116455385A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107947784B (zh) | 一种高性能输出驱动电路 | |
| US8451050B2 (en) | Information technology equipment | |
| CN113691249B (zh) | 工作周期校正电路及其方法 | |
| US6873186B2 (en) | Level shift circuit | |
| US10181854B1 (en) | Low power input buffer using flipped gate MOS | |
| KR100211758B1 (ko) | 멀티 파워를 사용하는 데이터 출력버퍼 | |
| KR20230154166A (ko) | D 플립플롭, d 플립플롭을 포함하는 프로세서 및 컴퓨팅 장치 | |
| CN114567291A (zh) | D触发器以及包括d触发器的处理器和计算装置 | |
| JPS63300623A (ja) | 半導体バツフア回路 | |
| US9177622B2 (en) | Supply independent delayer | |
| US20030189452A1 (en) | Delay circuit and semiconductor device using the same | |
| JP2006295322A (ja) | レベルシフタ回路 | |
| CN116455385A (zh) | 提高io速度的上拉电路及io电路和io设备 | |
| CN113810032B (zh) | 一种上电复位电路结构 | |
| CN115955226A (zh) | 上电复位电路 | |
| US20200328732A1 (en) | Semiconductor device | |
| CN109639133B (zh) | 时钟电平升压电路 | |
| JPH09294063A (ja) | 半導体集積回路 | |
| CN113726330A (zh) | 一种电平转换电路及芯片 | |
| CN113541675A (zh) | 用于控制电路的输入节点处的电压的半导体器件 | |
| CN112865772B (zh) | 一种上电复位电路 | |
| US10911048B1 (en) | Dynamically adjustable CMOS circuit | |
| CN110838316A (zh) | 芯片外驱动器 | |
| CN113098467B (zh) | 一种降低泄漏功率的多阈值cmos电路 | |
| CN210518265U (zh) | 一种电平转换模块的驱动电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |