CN116438743A - 通过放大时间差校准相位内插器 - Google Patents

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Abstract

描述了涉及通过放大定时差来校准相位内插器的系统和方法。示例系统包括校准级，被配置为输出用于相位内插器的校准码。该系统还包括控制逻辑，被配置为：(1)响应于由相位内插器基于校准码输出的信号，对第一预充电的容性负载至少部分地放电，以及(2)响应于与相位内插相关联的参考信号，对第二预充电的容性负载至少部分地放电。该系统还包括反馈路径，被配置为向校准级提供反馈以允许校准码的修改，其中反馈取决于由第一预充电的容性负载提供的第一电压和由第二预充电的容性负载提供的第二电压。

Description

通过放大时间差校准相位内插器
背景技术
在许多应用中，相位对准、数据对准或分数分频需要非常精细的时钟相位。虽然锁相环(PLL)可以用于生成不同的时钟相位，但通过内插两个输入参考时钟来生成更精细的时钟相位，两个输入参考时钟之间具有相对较大但准确的相位差。然而，由于器件/布局不匹配或非理想电流源，相位内插器通常遭受非线性。非线性导致非均匀的精细相位。这反过来又显著降低了时钟性能或误码率(BER)。
因此，需要改善相位内插电路和方法。
发明内容
在一个示例中，本公开涉及一种系统，该系统包括校准级，被配置为输出用于相位内插器的校准码。该系统还可以包括控制逻辑，被配置为：(1)至少响应于由相位内插器基于校准码输出的信号，对第一预充电的容性负载至少部分地放电，以及(2)至少响应于与相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电。该系统还可以包括反馈路径，被配置为向校准级提供反馈以允许校准码的修改，其中反馈取决于在第一预充电的容性负载的至少部分地放电之后由第一预充电的容性负载提供的第一电压和在第二预充电的容性负载的至少部分地放电之后由第二预充容性负载提供的第二电压。
在另一示例中，本公开涉及用于校准相位内插器的方法。该方法可以包括至少响应于由相位内插器输出的信号，对第一预充电的容性负载至少部分地放电。该方法还可以包括至少响应于与相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电。该方法还可以包括向与相位内插器相关联的校准级提供反馈以修改由相位内插器输出的信号，其中反馈取决于在第一预充电的容性负载的至少部分放电之后由第一预充电的容性负载提供的第一电压和在第二预充电的容性负载的至少部分地放电之后由第二预充容性负载提供的第二电压。
在又一示例中，本公开涉及一种系统，该系统包括校准级，被配置为输出用于相位内插器的数字校准码。该系统还可以包括控制逻辑，被配置为：(1)至少响应于由相位内插器基于数字校准码输出的信号，对第一预充电的容性阵列至少部分地放电，以及(2)至少响应于与相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电，其中第一预充电的容性负载与第二预充电的容性负载基本相等，其中在由相位内插器输出的内插相位中的一个内插相位的校准期间，第二预充电的容性负载仅被放电一次，并且第一预充电的容性负载被放电K次，其中K是大于一的正整数。该系统还可以包括反馈路径，被配置为向校准级提供反馈以允许数字校准码的修改，其中反馈取决于在第一预充电的容性负载的至少部分地放电之后由第一预充电的容性负载提供的第一电压和在第二预充电的容性负载的至少部分地放电之后由第二预充电的容性负载提供的第二电压。
提供本概述是为了以简化形式介绍概念的选择，这些概念将在下面的详细描述中进一步描述。本概要不旨在标识所要求保护的技术方案的关键特征或基本特征，也不旨在用于限制所要求保护的技术方案的范围。
附图说明
本公开以示例的方式示出，并且不受附图的限制，其中相同的附图标记指示类似的元素。附图中的元素是为了简单明了而示出的，不一定按比例绘制。
图1是根据一个示例的相位内插器的电路图；
图2是根据一个示例的包括具有时钟相位校准的相位内插器的系统的框图；
图3示出了根据一个示例的与图2的系统的容性负载级相关联的电压波形；
图4是根据一个示例的与图2的系统相关联的控制逻辑的电路图；
图5是示出根据一个示例的与图2的系统相关联的信号的时序图；
图6是示出根据另一示例的与图2的系统相关联的信号的时序图；
图7是根据另一示例的包括具有时钟相位校准的相位内插器的系统的框图；
图8示出了根据一个示例的与图7的系统的容性负载级相关联的电压波形；
图9示出了根据一个示例的方法的流程图；
图10示出了根据一个示例的指示与相位内插器相关联的积分非线性的改善的曲线图；以及
图11示出了根据一个示例的指示与相位内插器相关联的微分非线性的改善的曲线图。
具体实施方式
本公开中描述的示例涉及用于通过放大定时差来校准相位内插器的系统和方法。在许多时钟生成相关电路中需要精细的时间/相位间隔。作为示例，可能需要精细的时间/相位间隔作为时间-数字转换器(TDC)和数字-时间转换器(DTC)的一部分。可以使用相位插值来生成精细的相位间隔。相位内插器可以用于作为独立电路或作为锁相环(PLL)的一部分或延迟锁相环(DLL)的一部分来生成精确的时钟相位。相位内插器也可以被用作时钟和数据恢复(CDR)电路的一部分。
图1是根据一个示例的相位内插器100的电路图。相位内插器100可以具有两个输入时钟信号(例如，clk_0和clk_Φ)。相位内插器的控制输入可以指定内插相位混合要求。相位混合要求可以是内插因子，内插因子是如下的数字(例如，n)，其可以从0到N变化，使得当n＝0时，则输入时钟信号(clk_Φ)中的一个输入时钟信号可以由相位内插器输出；备选地，当n＝N时，则另一输入时钟信号(clk_0)可以由相位内插器输出。输出相位(θ)通常可以由等式
Figure BDA0004204386920000041
表示。尽管图1将相位内插器100示出为包括以特定方式布置的特定数目的组件，但是相位内插器100可以包括不同布置的更少或更多的组件。
相位内插器可能遭受非线性。作为示例，相位内插器可能同时遭受积分非线性和微分非线性。非线性可以反映针对各种相位选择码的期望理想值和测量输出值之间的偏差的度量。这种非线性可能是由于在半导体芯片的制造期间发生的器件/布局不匹配而引起的。非线性的影响可能在噪声、寄生音调和相位精度方面表现不佳。
本公开的某些示例使用基于时间放大器(TA)的时钟相位校准电路和方法来改善相位内插准确度。时间放大可以包括使用恒定电流来充电/放电包括第一电容器(C1)和第二电容器(C2)的容性负载级，其中两个电容器的电容的比值(电容器C1的电容/电容器C2的电容)是k(正数)。假设对第一电容器(C1)充电时间tn＝tref/k，并对第二电容器(C2)充电时间tref(从参考时钟得出的时间间隔)，则因为充电时间/放电时间与电容的比值成反比，如表1中的等式所示，两个电容器的输出电压应相等。
Figure BDA0004204386920000051
表1
通过比较两个电压，可以确定时间间隔tn是否等于标称时间间隔tref＝tn/k。
备选地，在另一示例中，使用具有几乎精确相同的固定电容的两个电容器。数字逻辑控制可以用于允许时间间隔(tn)对电容器中的一个电容器(C1)进行k次充电/放电，而参考时间间隔(tref)可以用于仅对电容器(C2)进行一次充电/放电。电容器被充电/放电的次数的差异等同于经由表2中的等式所示的由比例电容器实现的时间放大。
Figure BDA0004204386920000052
表2
然而，与具有比例电容器的实现方式相比，该实现方式能够获得更高的相位准确度。这是因为这种布置可以有效地消除在另一示例中存在的电荷共享误差。
图2是根据一个示例的包括具有时钟相位校准的相位内插器的系统200的框图。系统200可以对应于使用负载电容器被充电/放电的次数的差异的实现。系统200可以包括校准级210、相位内插器230、控制逻辑250、容性负载级260、比较器280和累加器290。系统200可以在校准模式或正常模式下操作。在校准模式下，可以操作系统200以允许基于时间放大器的相位校准。校准级210可以包括基于提供给校准级210的反馈来提供受控的时间延迟量的电路。在该示例中，校准级210可以包括逻辑块(例如，逻辑块212、逻辑块214、逻辑块216和逻辑块218)，其可以响应两个控制信号：选择(SEL)信号和校准(CALIB)信号。当系统200被设置为在校准模式下操作时，CALIB信号可以被设置为逻辑高值(例如，逻辑1)。备选地，当系统200被设置为在正常模式下操作时，CALIB信号可以被设置为逻辑低值(例如，逻辑0)。SEL信号的值可以确定哪个延迟量(Δt1、Δt2、Δtn或Δtm)适用。在该示例中，如果SEL信号的值为1，则Δt1的延迟量可以适用；如果SEL的值为2，则Δt2的延迟量可以适用；如果SEL信号的值是n，则Δtn的延迟量可以适用；或者如果SEL信号的值是m，则Δtm的延迟量可以适用。校准级210还可以包括耦合到逻辑块212、逻辑块214、逻辑块216和逻辑块218的多路复用器220。输出延迟量可以被供应给多路复用器220，多路复用器220也可以使用SEL信号而被控制。因此，基于SEL信号的值，多路复用器220可以向相位内插器230输出适当的延迟(例如，以反映延迟的数字码的形式)。SEL信号可以等于值n'，其中n'＝n或mod(m，n)，这取决于mod(n，m)是否等于零。
在一个示例中，校准级210可以用于校准内插器的相位中的每一个相位。因此，如果相位内插器在参考时间间隔内具有M个内插相位(M是正整数)，则校准级210可以用于生成对应于M个相位中的每一个相位的数字码(或模拟值)。数字码值可以被锁存在相应的锁存器、查找表中或一个或多个寄存器中。
继续参考图2，相位内插器230可以以与关于图1描述的类似的方式被实现。可以基于来自校准级210的延迟输出来调整与预校准内插相位信号(tn_orig)相对应的时间间隔。作为示例，图2示出了加法器234，其可以用于调整预校准内插相位信号(tn_orig)。相位内插器230的输出可以被耦合到控制逻辑250。控制逻辑250可以被配置为控制容性负载级260。控制逻辑250可以被配置为提供两个控制信号：sw_tn和sw_tref。这些信号中的每一个信号可以用于控制容性负载级260中的容性阵列的放电。关于图4、图5和图6提供了控制逻辑250的附加细节。
仍然参考图2，容性负载级260可以被配置为从控制逻辑250接收控制信号，并提供可以直接或间接(例如，通过使用时间比较器280)比较的输出电压。在该示例中，容性负载级260可以包括两个电容器阵列(例如，电容器阵列265和电容器阵列269)。电容器阵列265和电容器阵列269中的每一个电容器阵列可以使用晶体管或其他半导体器件来实现。作为示例，可以选择性地启用或禁用这样的器件的集合以提供适当的电容值。在该示例中，电容器阵列265和电容器阵列269在电容值方面提供相同的固定负载。容性负载级260还可包括开关262、开关264、开关266和开关268，这些开关可以控制去往(或来自)相应电容器的电流的流动。开关262可以用于基于预充电信号的状态对电容器阵列265进行预充电。开关266可以用于基于图2中所示的另一预充电信号的状态对电容器阵列269预充电。开关264(由信号sw_tn控制)可以用于对电容器阵列265放电。开关268(由门控信号sw_tref控制)可以用于对电容器阵列269放电。
图3示出了根据一个示例的与图2的系统的容性负载级260相关联的电压波形300。波形300通过映射垂直方向上的电压的幅度和水平方向上的时间来反映与容性阵列265和容性阵列269相关联的电压的形状和幅度。波形302对应于电容器阵列265的充电和放电，波形304对应于电容器阵列269的充电和充电。时间跨度310对应于两个容性阵列的预充电期间的电压的幅度。时间跨度312对应于容性阵列265针对时间间隔tn的第一次放电。时间跨度314对应于容性阵列265针对时间间隔tn的第二次放电。时间跨度316对应于容性阵列265针对时间间隔tn的第三次放电。时间跨度318对应于容性阵列265针对时间间隔tn的第四次放电。在该示例中，容性阵列269仅针对时间间隔tref被放电一次。在该示例中，使用图2中标记为门(GATE)的块，容性阵列269仅被放电一次。这节省了电力，因为容性阵列269不需要一次又一次地被放电并且可以被放电一次。
返回参考图2，比较器280可以用于产生指示从容性负载级260接收的两个输出信号之间的差的数字值。比较器280可以通过将电压差转换为时间差来比较两个输出信号(例如，与从容性阵列265接收的输出信号相对应的电压电平Vn和与从容性阵列269接收的输出电压相对应的电压电平Vref)。在该示例中，如果两个电压电平(例如，Vn和Vref)完全相同，那么在容性阵列的放电之后，从反相器272和反相器274输出的脉冲的上升时间将基本相同。另一方面，如果两个电压在其幅度上略有不同，则脉冲的上升沿将具有小的时间差，这将由比较器280检测。因此，代替直接比较电压电平，可以比较上升沿(或下降沿)之间的时间差。使用时间比较器可以帮助避免电压比较器的输入DC依赖性。如果其中一个的输出电压大于另一个，则比较器280可以生成+1，如果其中一个的输出电压小于另一个，则比较器280可以生成-1，或者如果其中一个的输出电压与另一个相同，则比较器280可以生成0。在另一示例中，比较器280可以通过使用电压比较器来比较两个输出信号的电压电平。在该替代示例中，系统200可以不包括反相器272和反相器274。可以使用电压比较器将输出信号(例如，与从容性阵列265接收的输出信号相对应的电压电平Vn和与从容性阵列269接收的输出信号相对应的电压电平Vref)彼此比较。
包括累加器290的反馈路径可以用于向校准级210提供反馈。累加器290可以用于对由比较器280提供的输出值进行积分，并使用常数对积分值进行放大或缩小。来自累加器290的输出可以与延迟的标称值(例如，图2中的dly_nom)相加(例如，使用加法器292)。尽管图2将系统200示出为包括以特定方式布置和耦合的特定数目的组件，但是系统200可以包括不同布置和耦合的更少或更多的组件。作为示例，代替使用图2中的GATE仅对容性阵列269放电一次，容性阵列269可以被预充电多次并且被放电多次，使得最终结果与上述相同。作为另一示例，代替累加器的数字版本，也可以使用累加器的模拟版本。可以使用数字到模拟转换器(DAC)将模拟输出值转换为数字值。
图4是根据一个示例的控制逻辑400(例如，与图2的系统200相关联的控制逻辑250)的电路图。控制逻辑400可以接收两个输入(例如，经由输入端IN1和输入端IN2)：其中一个输入可以对应于由相位内插器输出的脉冲(图4中称为pulse_n'信号)，而其他输入可以对应于基于参考时钟信号的脉冲(图4中也称为pulse_ref)。控制逻辑400可以包括若干逻辑门、计数器和其他逻辑块，以处理输入信号并生成输出信号(例如，经由输出端OUT1和输出端OUT2：sw_tn和sw_ref)，其可以用于控制图2的容性负载级260中的电容器阵列的放电(如前所述)。在该示例中，控制逻辑400可以包括若干逻辑门，若干逻辑门包括或(OR)门402、反相器404、与(AND)门406、与门408和与门412、与非(NAND)门410和或非(NOR)门414。如图4所示，这些逻辑门可以彼此耦合。
继续参考图4，控制逻辑400还可以包括脉宽扩展器416，脉宽扩展器416可以被配置为经由IN1输入端接收pulse_ref输入信号，并提供图4中的扩展脉冲(称为pulse_ref_ext_pw)。在该示例中，控制逻辑400被实现为解决两种不同的情况：(1)其中n(n是将被内插的相位的数目)是m(将被内插的相位的总数目)的因子的情况(即，mod(m，n)等于0)；以及(2)其中n不是m的因子(即mod(m，n)不等于0)的情况。为了使能这一方面，控制逻辑400可以包括多路复用器418和取模电路424。取模电路424可以被配置为执行mod(m，n)操作。多路复用器418可以基于与门408的输出而输出值n或值mod(m，n)。控制逻辑400还可以包括计数器420，其可以对扩展脉冲的数目进行计数。计数器420还可以包括来自与非门410的输入。计数器420的输出可以被耦合到或非门414的输入和上取整(ceiling)电路422。上取整电路422可以执行上取整函数((m/n)-1？1'b1:1'b0)，这可以将计数器输出箝位在“0”和值(ceil(m/n)–1)之间。上取整电路422的输出可以用于经由与非门410重置计数器420。以此方式，计数器420可以具有对应于K个放电周期的ceil(m/n)时钟周期的周期。因此，一旦计数器输出达到ceil(m/n)-1，与非门410可以帮助将计数器输出重置为零，并因此与上取整电路422一起工作以针对不同的n值计算不同的K值，其中n是被内插的相位的数目。
上取整电路422的输出可以被耦合到与门412的输入中的一个输入。与门412还可以接收扩展脉冲信号(pulse_ref_ext_pw)并生成控制信号sw_tref中的一个控制信号。pulse_ref输入信号可以使用反相器404而被反相并耦合到与门406的一个输入。与门406还可以接收sw_tref作为其另一输入，以生成可以耦合到或门402的一个输入的使能信号(2nd_dschg_en)。或门401可以经由其第二输入端接收pulse_n'输入信号，并提供sw_tn作为输出控制信号。尽管图4将控制逻辑400示出为包括以特定方式布置的特定数目的组件，但是控制逻辑400可以包括不同布置的更多或更少的组件。
图5是示出根据一个示例的与图2的系统200相关联的信号的时序图500。如前面关于图4所解释的，控制逻辑400可以被实现为解决两种不同的情况：(1)其中n(n是将被内插的相位的数目)是m(将被内插的相位的总数目)的因子的情况(即，mod(m，n)等于0)；以及(2)其中n不是m的因子(即，mod(m、n)不等于0)的情况。该示例对应于mod(m，n)等于0的情况。特别地，时序图500中的示例信号涉及n＝1、2、4或8且m＝8的情况。图5对应于将被内插的相位的数目(n)等于2的情况。除非另有说明，否则时序图中所示的信号与前面关于图2和图4的信号相同或相似。pulse_n信号可以对应于经由图4的控制逻辑400的输入端(IN1)接收的pulse_n'信号，并且pulse_ref信号可以对应于经由图4的控制逻辑400的输入端(IN2)接收的pulse_ref信号。pulse_ref_ext_pw信号、cnt(计数器输出)信号、en_ref和2nd_dischg_en信号可以对应于与图4的控制逻辑400相关联的内部信号。sw_tn信号可以对应于经由控制逻辑400的输出端(OUT1)提供的输出信号。sw_tref信号可以对应于经由控制逻辑400的输出端子(OUT2)提供的输出信号。此外，如前文所解释的，sw_tn信号和sw_tref信号可以用于控制图2中描述的容性阵列的放电。图5中包括垂直虚线的时间跨度510涉及图2的容性阵列265的最后一次放电和容性阵列269的仅一次放电。如图5中的pre_charge信号所示，在该放电阶段之后，容性阵列依照如图2所示的pre_charge信号的断言(assertion)而被再次充电。图5中的虚线520对应于图2的反相器272的阈值电压，并且图5中的虚线530对应于图2的反相器274的阈值电压。在该示例中，如果两个电压电平(例如，Vn和Vref)完全相同，那么在容性阵列的放电之后，从图2的反相器272输出的脉冲的上升时间(如图5中的信号Vn_inv所示)和从反相器274输出的脉冲的上升时间(如信号Vref_inv所示)将基本相同。另一方面，如果两个电压在其幅度上略有不同，则脉冲的上升沿将具有小的时间差，这将由比较器280检测。尽管图5示出了时序图500中的某些信号彼此之间具有某种关系，但是系统200和控制逻辑400可以被不同地设计，使得时序图500所示的信号彼此之间可以具有不同的关系。
图6是示出根据一个示例的与图2的系统200相关联的信号的时序图600。如前面关于图4所解释的，控制逻辑400可以被实现为解决两种不同的情况：(1)其中n(n是将被内插的相位的数目)是m(将被内插相位的总数目)的因子的情况(即，mod(m，n)等于0)；以及(2)n不是m的因子(即mod(m，n)不等于0)的情况。该示例对应于mod(m，n)不等于0的情况。图6对应于将被内插的相位的数目(n)等于3并且因此mod(m，n)不等于0(假设m＝8)的情况。除非另有说明，否则时序图中所示的信号与前面关于图2和图4所述的信号相同或相似。pulse_n信号可以对应于经由图4的控制逻辑400的输入端(IN1)接收的pulse_n'信号，并且pulse_ref信号可以对应于经由图4的控制逻辑400的输入端(IN2)接收的pulse_ref信号。pulse_ref_ext_pw信号、cnt(计数器输出)信号、en_ref和2nd_dischg_en信号可以对应于与图4的控制逻辑400相关联的内部信号。sw_tn信号可以对应于经由控制逻辑400的输出端(OUT1)提供的输出信号。sw_tref信号可以对应于经由控制逻辑400的输出端(OUT2)提供的输出信号。此外，如前所述，sw_tn信号和sw_tref信号可以用于控制图2中描述的容性阵列的放电。图6中包括垂直虚线的时间跨度610涉及图2的容性阵列265的最后一次放电和容性阵列269的仅一次放电。如图6中的pre_charge信号所示，在该放电阶段之后，电容阵列根据如图2所示的pre_charge信号的断言而被再次充电。图6中的虚线620对应于图2的反相器272的阈值电压，并且图6中的虚线630对应于图2的反相器274的阈值电压。在该示例中，如果两个电压电平(例如，Vn和Vref)完全相同，那么在容性阵列的放电之后，从图2的反相器272输出的脉冲的上升时间(如图6中的信号Vn_inv所示)和从反相器274输出的脉冲的上升时间(如信号Vref_inv所示)将基本相同。另一方面，如果两个电压在其幅度上略有不同，则脉冲的上升沿将具有小的时间差，这将由比较器280检测。尽管图6示出了时序图600中的某些信号彼此之间具有某种关系，但是系统200和控制逻辑400可以被不同地设计，使得时序图600所示的信号彼此之间可以具有不同的关系。
图7是根据另一示例的包括具有时钟相位校准的相位内插器的系统700的框图。系统700可以对应于使用被充电/放电的负载电容器的尺寸差异的实现。系统700可以包括校准级710、相位内插器730、控制逻辑750、容性负载级760、比较器780和累加器790。与图2的系统200类似，系统700可以在校准模式或正常模式下操作。在校准模式下，可以操作系统700以允许基于时间放大器的相位校准。校准级710可以包括基于提供给校准级710的反馈来提供受控的时间延迟量的电路。在该示例中，校准级710可以包括逻辑块(例如，逻辑块712、逻辑块714、逻辑块716和逻辑块718)，其可以响应两个控制信号：选择(SEL)信号和校准(CALIB)信号。当系统700被设置为在校准模式下操作时，CALIB信号可以被设置为逻辑高值(例如，逻辑1)。备选地，当系统700被设置为在正常模式下操作时，CALIB信号可以被设置为逻辑低值(例如，逻辑0)。SEL信号的值可以确定哪个延迟量(Δt1、Δt2、Δtn或Δtm)适用。在该示例中，如果SEL信号的值为1，则Δt1的延迟量可以适用；如果SEL的值为2，则Δt2的延迟量可以适用；如果SEL信号的值是n，则Δtn的延迟量可以适用；或者如果SEL信号的值是m，则Δtm的延迟量可以适用。校准级710还可以包括耦合到逻辑块712、逻辑块714、逻辑块716和逻辑块718的多路复用器720。输出延迟量可以被供应给多路复用器220，多路复用器220也可以使用SEL信号而被控制。因此，基于SEL信号的值，多路复用器720可以向相位内插器730输出适当的延迟(例如，以反映延迟的数字码的形式)。SEL信号可以等于值n'，其中n'＝n或mod(m，n)，这取决于mod(n，m)是否等于零。
在一个示例中，校准级710可以用于校准内插器的相位中的每一个相位。因此，如果相位内插器在参考时间间隔内具有M个内插相位(M是正整数)，则校准级710可以用于生成对应于M个相位中的每一个相位的数字码(或模拟值)。数字码值可以被锁存在相应的锁存器、查找表中或一个或多个寄存器中。
继续参考图7，相位内插器730可以以与关于图1描述的类似的方式实现。可以基于从校准级710输出的延迟来调整与预校准内插相位信号(tn_orig)相对应的时间间隔。作为示例，图7示出了加法器734，其可以用于调整预校准内插相位信号(tn_orig)。相位内插器730的输出可以被耦合到控制逻辑750。控制逻辑750可以被配置为控制容性负载级760。控制逻辑750可以被配置为提供两个控制信号：sw_tn和sw_tref。这些信号中的每一个信号可以用于控制容性负载级760中的容性阵列的放电。控制逻辑750可以以与控制逻辑250类似的方式被实现，具有改变以适应容性负载的充电/放电操作的差异。
仍然参考图7，容性负载级760可以被配置为从控制逻辑750接收控制信号，并提供可以直接或间接(例如，通过使用比较器780)比较的输出电压。在该示例中，容性负载级760可以包括两个电容器阵列(例如，电容器阵列765和电容器阵列769)。电容器阵列765和电容器阵列769中的每一个电容器阵列可以使用晶体管或其他半导体器件作为这些器件的集合来实现，以提供适当的电容值。在该示例中，电容器阵列765和电容器阵列769在电容值方面提供比例负载。在该示例中，比例负载可以具有n/m的比值，其中n是被内插的相位的数目，m是将被内插的相位的总数目。容性负载级760还可以包括开关762、开关764、开关766和开关768，其可以控制去往(或来自)相应电容器的电流的流动。开关762可以用于基于pre_charge信号的状态对电容器阵列765预充电。开关766可以用于基于图7所示的另一pre_charge信号的状态对电容器阵列769预充电。开关764(由信号sw_tn控制)可以用于对电容器阵列765放电。开关768(由门控信号sw_tref控制)可以用于对电容器阵列769放电。
图8示出了根据一个示例的与图7的系统相关联的电压波形800。波形800通过映射垂直方向上的电压的幅度和水平方向上的时间来反映与容性阵列765和容性阵列769相关联的电压的形状和幅度。波形802对应于电容器阵列765的充电和放电，波形804对应于电容阵列769的充电和充电。时间跨度810对应于两个容性阵列的预充电期间的电压的幅度。时间跨度812对应于容性阵列765针对时间间隔tn的放电。时间跨度814对应于容性阵列765针对时间间隔tref的放电。在该示例中，电容器阵列765和电容器阵列769在相应电容值方面提供比例负载。比例负载可以具有n/m的比值，其中n是被内插的相位的数目，m是将被内插的相位的总数目，并且也是tn/tref的标称值。
返回参考图7，比较器780可以用于产生指示从容性负载级760接收的两个输出信号之间的差的数字值。比较器780可以通过将电压差转换为时间差来比较两个输出信号(例如，与从容性阵列765接收的输出信号相对应的电压电平Vn和与从容性阵列769接收的输出电压相对应的电压电平Vref)。在该示例中，如果两个电压电平(例如，Vn和Vref)完全相同，那么在容性阵列的放电之后，从反相器772和反相器774输出的脉冲的上升时间将基本相同。另一方面，如果两个电压在其幅度方面略有不同，则脉冲的上升沿将具有小的时间差，这将由比较器780检测。因此，代替直接比较电压电平，可以比较上升沿(或下降沿)之间的时间差。使用时间比较器可以帮助避免电压比较器的输入DC依赖性。如果来自其中一个的输出电压大于另一个，则比较器780可以生成+1，如果来自其中一个的输出电压小于另一个，则比较器780可以生成-1，或者如果来自其中一个的与另一个相同，则比较器780可以生成0。在另一示例中，比较器780可以通过使用电压比较器来比较两个输出信号的电压电平。在该替代示例中，系统700可以不包括反相器772和反相器774。可以使用电压比较器将输出信号(例如，与从容性阵列765接收的输出信号相对应的电压电平Vn和与从容性阵列769接收的输出信号相对应的电压电平Vref)彼此比较。
包括累加器790的反馈路径可以用于向校准级710提供反馈。累加器790可以用于对由比较器780提供的输出值进行积分，并使用常数将积分值放大或缩小。来自累加器790的输出可以与延迟的标称值(例如，图7中的dly_nom)相加(例如，使用加法器792)。尽管图7将系统700示出为包括以特定方式布置和耦合的特定数目的组件，但是系统700可以包括不同布置和耦合的更少或更多的组件。作为示例，代替累加器的数字版本，也可以使用累加器的模拟版本。可以使用数字到模拟转换器(DAC)将模拟输出值转换为数字值。
图9示出了根据一个示例的用于校准相位内插器的方法的流程图900。在一个示例中，可以使用图2的系统200或图7的系统700的各种组件来执行该方法。步骤910可以包括：至少响应于由相位内插器输出的信号，对第一预充电的容性负载至少部分地放电。作为该步骤的一部分，如前面关于图2所解释的，容性阵列265可以基于由相位内插器输出的信号被放电。与由相位内插器输出的信号相关联的时间间隔又可以导致由控制逻辑250(如图4中的控制逻辑400进一步详细描述的)提供sw_tn控制信号。sw_tn控制信号可以引起容性阵列265的放电。
继续参考图9，步骤920可以包括：至少响应于与相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电。作为该步骤的一部分，如前面关于图2所解释的，容性阵列269可以基于参考信号而被放电。与参考信号相关联的时间间隔又可以导致由控制逻辑250(如图4中的控制逻辑400进一步详细描述的)提供sw_tref控制信号。sw_tref控制信号可以引起容性阵列269的放电。
仍然参考图9，步骤930可以包括：向与相位内插器相关联的校准级提供反馈以修改由相位内插器输出的信号，其中该反馈取决于在第一预充电的容性负载的至少部分地放电之后由第一预充电的容性负载提供的第一电压和在第二预充电的容性负载的至少部分地放电之后由第二预充容性负载负载提供的第二电压。如前面关于图2所解释的，比较器280可以比较两个输出信号的电压电平(例如，与从容性阵列265接收的输出信号对应的电压电平Vn和与从容性阵列269接收的输出电压对应的电压水平Vref)并且：如果来自其中一个的输出电压大于另一个，则生成+1；如果来自其中一个的输出电压小于另一个，则生成-1；或者如果来自其中一个的输出电压与另一个相同，则生成0。在另一示例中，比较器280可以通过首先将电压差转换为时间差来比较两个输出信号的电压电平。在该示例中，如果两个电压电平(例如，Vn和Vref)完全相同，那么在容性阵列的放电之后，从反相器272和反相器274输出的脉冲的上升时间将基本相同。另一方面，如果两个电压在其幅度上略有不同，则脉冲的上升沿将具有小的时间差，这将由比较器280检测。此外，如前面关于图2所解释的，包括累加器290的反馈路径可以用于向校准级210提供反馈。校准级210可以输出适当的校准码，使得内插器基于校准码输出经修改的信号。尽管图9示出了以特定顺序执行的特定数目的步骤，但是可以以不同顺序执行更多或更少的步骤作为流程图900的一部分。
图10示出了根据一个示例的指示与相位内插器相关联的积分非线性的改善的曲线图1000。相位内插器的积分非线性与针对特定相位选择码的理想输出值和实际测量输出值之间的偏差有关。如图10所示，没有校准的内插相位示出了积分非线性(INL)值的大偏差，包括有时超过1个最低有效位(LSB)的偏差。另一方面，具有校准的内插相位示出了积分非线性的较小偏差。
图11示出了根据一个示例的指示与相位内插器相关联的微分非线性的改善的曲线图1100。相位内插器的微分非线性与对应于相位内插器的相邻数字码的两个模拟值之间的偏差有关。如图11所示，没有校准的内插相位示出了微分非线性(DNL)值的大偏差，包括有时超过1个最低有效位(LSB)的偏差。另一方面，具有校准的内插相位示出了微分非线性的较小偏差。
总之，本公开涉及一种系统，该系统包括校准级，被配置为输出用于相位内插器的校准码。该系统还可以包括控制逻辑，该控制逻辑被配置为：(1)至少响应于由相位内插器基于校准码输出的信号，对第一预充电的容性负载至少部分地放电，以及(2)至少响应于与相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电。该系统还可以包括反馈路径，该反馈路径被配置为向校准级提供反馈以允许校准码的修改，其中反馈取决于在第一预充电的容性负载的至少部分地放电之后由第一预充电的容性负载提供的第一电压和在第二预充电的容性负载的至少部分地放电之后由第二预充电的容性负载提供的第二电压。
第一预充电的容性负载可以与第二容性负载基本相等。在由相位内插器输出的内插相位中的一个内插相位的校准期间，第二容性负载可以仅被放电一次，并且第一预充电的容性负载可被放电K次，其中K是大于一的正整数。
在另一示例中，第二容性负载可以是第一预充电的容性负载的K倍，其中K是大于一的正数。在由相位内插器输出的内插相位中的一个内插相位的校准期间，第一预充电的容性负载和第二容性负载中的每个容性负载可以被放电一次或多次。
该系统还可以包括比较器、被耦合以接收第一电压的第一反相器、以及被耦合以接收第二电压的第二反相器，其中反馈是通过使用比较器将由第一反相器输出的至少一个脉冲的至少一个上升沿与由第二反相器输出的至少一个脉冲的至少一个上升沿相比较而确定的。备选地，该系统可以包括电压比较器，其中反馈是通过使用电压比较器将第一电压的幅度和第二电压的幅度相比较来确定的。
参考信号可以基于与系统相关联的参考时钟源。第一预充电的容性负载可以包括第一容性阵列，第二容性负载可以包括第二容性阵列，并且第一预充电的容性负载和第二容性负载中的每个容性负载可以以恒定电流被放电。
在另一示例中，本公开涉及用于校准相位内插器的方法。该方法可以包括：至少响应于由相位内插器输出的信号，对第一预充电的容性负载至少部分地放电。该方法还可以包括：至少响应于与相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电。该方法还可以包括：向与相位内插器相关联的校准级提供反馈以修改由相位内插器输出的信号，其中反馈取决于在第一预充电的容性负载的至少部分地放电之后由第一预充电的容性负载提供的第一电压和在第二预充电的容性负载的至少部分地放电之后由第二预充电的容性负载提供的第二电压。
在该方法中，第一预充电的容性负载可以与第二预充电的容性负载基本相等。该方法还可以包括：在由相位内插器输出的内插相位中的一个内插相位的校准期间，仅对第二预充电的容性负载至少部分地放电一次，并且对第一预充电的容性负载至少部分地放电K次，其中K是大于一的正整数。
在该方法中，第二预充电的容性负载可以是第一预充电的容性负载的K倍，其中K是大于一的正数。该方法可以包括：在由相位内插器输出的内插相位中的一个内插相位的校准期间，对第一预充电的容性负载和第二预充电的容性负载中的每个预充电的容性负载至少部分地放电一次或多次。
该方法还可以包括：使用第一反相器处理第一电压；使用第二反相器处理第二电压；以及通过将由第一反相器输出的至少一个脉冲的至少一个上升沿与由第二反相器输出的至少一个脉冲的至少一个上升沿相比较来确定反馈。备选地，该方法还可以包括通过将第一电压的幅度与第二电压的幅度相比较来确定反馈。
参考信号可以基于与系统相关联的参考时钟源。第一预充电的容性负载可以包括第一容性阵列，第二预充电的容性负载可以包括第二容性阵列，并且第一预充电的容性负载和第二预充电的容性负载中的每个预充电的容性负载可以以恒定电流被放电。
在又一示例中，本公开涉及一种系统，该系统包括校准级，被配置为输出用于相位内插器的数字校准码。该系统还可以包括控制逻辑，该控制逻辑被配置为：(1)至少响应于由相位内插器基于数字校准码输出的信号，对第一预充电的容性阵列至少部分地放电，以及(2)至少响应于与相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电，其中第一预充电的容性负载与第二预充电的容性负载基本相等，其中在由相位内插器输出的内插相位中的一个内插相位的校准期间，第二预充电的容性负载仅被放电一次，并且第一预充电的容性负载被放电K次，其中K是大于一的正整数。该系统还可以包括反馈路径，该反馈路径被配置为向校准级提供反馈以允许数字校准码的修改，其中反馈取决于在第一预充电的容性负载的至少部分地放电之后由第一预充电的容性负载提供的第一电压和在第二预充电的容性负载的至少部分地放电之后由第二预充电的容性负载提供的第二电压。
该系统还可以包括比较器、被耦合以接收第一电压的第一反相器、以及被耦合以接收第二电压的第二反相器，并且其中反馈可以通过使用比较器将由第一反相器输出的至少一个脉冲的至少一个上升沿与由第二反相器输出的至少一个脉冲的至少一个上升沿相比较来确定。备选地，该系统还可以包括电压比较器，其中反馈是通过使用电压比较器将第一电压的幅度和第二电压的幅度相比较来确定的。
参考信号可以基于与系统相关联的参考时钟源。参考信号可以从压控振荡器得出。第一预充电的容性负载可以包括第一容性阵列，第二预充电的容性负载可以包括第二容性阵列，并且第一预充电的容性负载和第二预充电的容性负载中的每个预充电的容性负载可以以恒定电流被放电。
应当理解，本文描述的方法、模块和组件仅仅是示例性的。备选地或附加地，本文描述的功能可以至少部分地由一个或多个硬件逻辑组件执行。例如但不限于，可以使用的硬件逻辑组件的说明性类型包括现场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、片上系统(SOC)、复杂可编程逻辑器件(CPLD)等。在抽象上但仍然明确的意义上，实现相同功能的组件的任何布置都是有效地“关联”的，从而实现期望的功能。因此，本文中组合以实现特定功能的任何两个组件可以被视为彼此“关联”，从而实现期望的功能，而不考虑架构或中间组件。同样，如此关联的任何两个组件也可以被视为彼此“可操作地连接”或“耦合”，以实现期望的功能。
与本公开中描述的一些示例相关联的功能还可以包括存储在非暂态介质中的指令。本文使用的术语“非暂态介质”是指存储数据和/或指令的任何介质，这些数据和/或指令使机器以特定方式操作。示例性非暂态介质包括非易失性介质和/或易失性介质。非易失性介质包括例如硬盘、固态驱动器、磁盘或磁带、光盘或带、闪存、EPROM、NVRAM、PRAM或其他此类介质，或此类介质的网络版本。易失性介质包括例如动态存储器，诸如DRAM、SRAM、高速缓存或其他此类介质。非暂态介质不同于传输介质，但可以与传输介质结合使用。传输介质被用于向机器或从机器传输数据和/或指令。示例性传输介质包括同轴电缆、光纤电缆、铜线和无线介质，诸如无线电波。
此外，本领域技术人员将认识到，上述操作的功能之间的边界仅仅是说明性的。可以将多个操作的功能组合成单个操作，和/或可以将单个操作的功能分布在附加操作中。此外，替代实施例可以包括特定操作的多个实例，并且可以在各种其他实施例中改变操作的顺序。
尽管本公开提供了具体示例，但是可以在不脱离如以下权利要求中所阐述的本公开的范围的情况下进行各种修改和改变。因此，说明书和附图将被视为说明性的而非限制性的，并且所有这些修改都将被包括在本公开的范围内。本文中关于特定示例描述的任何益处、优点或问题的解决方案不旨在被解释为任何或所有权利要求的关键、必需或基本特征或元素。
此外，本文使用的术语“一”或“一个”被定义为一个或多个。此外，在权利要求中使用诸如“至少一个”和“一个或多个”之类的介绍性短语不应被解释为暗示通过不确定条款“一”或“一个”引入另一权利要求要素将包含该引入的权利要求要素的任何特定权利要求限制为仅包含一个该要素的发明，即使同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及不定冠词，如“一”或“一个”。使用定冠词也是如此。
除非另有说明，否则“第一”和“第二”等术语被用于任意区分这些术语所描述的元素。因此，这些术语不一定意在指示这些元素的时间或其他优先级。

Claims (15)

1.一种系统，包括：
校准级，被配置为输出用于相位内插器的校准码；
控制逻辑，被配置为：(1)至少响应于由所述相位内插器基于所述校准码输出的信号，对第一预充电的容性负载至少部分地放电，以及(2)至少响应于与所述相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电；以及
反馈路径，被配置为向所述校准级提供反馈以允许所述校准码的修改，其中所述反馈取决于在所述第一预充电的容性负载的至少部分地放电之后由所述第一预充电的容性负载提供的第一电压和在所述第二预充电的容性负载的至少部分地放电之后由所述第二预充电的容性负载提供的第二电压。
2.根据权利要求1所述的系统，其中所述第一预充电的容性负载与所述第二预充电的容性负载基本相等，其中在由所述相位内插器输出的内插相位中的一个内插相位的校准期间，所述第二预充电的容性负载仅被放电一次，并且所述第一预充电的容性负载被放电K次，并且其中K是大于一的正整数。
3.根据权利要求1所述的系统，其中所述第二预充电的容性负载是所述第一预充电的容性负载的K倍，并且其中K是大于一的正数，并且其中在由所述相位内插器输出的内插相位中的一个内插相位的校准期间，所述第一预充电的容性负载和所述第二预充电的容性负载中的每个预充电的容性负载被放电一次或多次。
4.根据权利要求1所述的系统，还包括：比较器，被耦合以接收所述第一电压的第一反相器，以及被耦合以接收所述第二电压的第二反相器，并且其中所述反馈是通过使用所述比较器将由所述第一反相器输出的至少一个脉冲的至少一个上升沿与由所述第二反相器输出的至少一个脉冲的至少一个上升沿相比较而确定的。
5.根据权利要求1所述的系统，还包括电压比较器，其中所述反馈是通过使用所述电压比较器将所述第一电压的幅度与所述第二电压的幅度相比较而确定的。
6.根据权利要求1所述的系统，其中所述参考信号基于与所述系统相关联的参考时钟源。
7.根据权利要求1所述的系统，其中所述第一预充电的容性负载包括第一容性阵列，其中所述第二预充电的容性负载包括第二容性阵列，并且其中所述第一预充电的容性负载和所述第二预充电的容性负载中的每个预充电的容性负载以恒定电流被放电。
8.一种用于校准相位内插器的方法，所述方法包括：
至少响应于由所述相位内插器输出的信号，对第一预充电的容性负载至少部分地放电；
至少响应于与所述相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电；以及
向与所述相位内插器相关联的校准级提供反馈以修改由所述相位内插器输出的信号，其中所述反馈取决于在所述第一预充电的容性负载的至少部分地放电之后由所述第一预充电的容性负载提供的第一电压和在所述第二预充电的容性负载的至少部分地放电之后由所述第二预充容性负载提供的第二电压。
9.根据权利要求8所述的方法，其中所述第一预充电的容性负载与所述第二预充电的容性负载基本相等，其中所述方法还包括：
在由所述相位内插器输出的内插相位中的一个内插相位的校准期间，仅对所述第二预充电的容性负载至少部分地放电一次，并且对所述第一预充电的容性负载至少部分地放电K次，并且其中K是大于一的正整数。
10.根据权利要求8所述的方法，其中所述第二预充电的容性负载是所述第一预充电的容性负载的K倍，其中K是大于一的正数，并且其中所述方法还包括：
在由所述相位内插器输出的内插相位中的一个内插相位的校准期间，对所述第一预充电的容性负载和所述第二预充电的容性负载中的每个预充电的容性负载至少部分地放电一次或多次。
11.根据权利要求10所述的方法，还包括：
使用第一反相器处理所述第一电压，
使用第二反相器处理所述第二电压；以及
通过将由所述第一反相器输出的至少一个脉冲的至少一个上升沿与由所述第二反相器输出的至少一个脉冲的至少一个上升沿相比较，来确定所述反馈。
12.根据权利要求8所述的方法，还包括通过将所述第一电压的幅度与所述第二电压的幅度相比较来确定所述反馈。
13.根据权利要求8所述的方法，其中所述参考信号基于与包括所述相位内插器的系统相关联的参考时钟源。
14.根据权利要求8所述的方法，其中所述第一预充电的容性负载包括第一容性阵列，其中所述第二预充电的容性负载包括第二容性阵列，并且其中所述第一预充电的容性负载和所述第二预充电的容性负载中的每个预充电的容性负载以恒定电流被放电。
15.一种系统，包括：
校准级，被配置为输出用于相位内插器的数字校准码；
控制逻辑，被配置为：(1)至少响应于由所述相位内插器基于所述数字校准码输出的信号，对第一预充电的容性负载至少部分地放电，以及(2)至少响应于与所述相位内插器相关联的参考信号，对第二预充电的容性负载至少部分地放电，其中所述第一预充电的容性负载与所述第二预充电的容性负载基本相等，其中在由所述相位内插器输出的内插相位中的一个内插相位的校准期间，所述第二预充电的容性负载仅被放电一次，并且所述第一预充电的容性负载被放电K次，并且其中K是大于一的正整数；以及
反馈路径，被配置为向所述校准级提供反馈以允许所述数字校准码的修改，其中所述反馈取决于在所述第一预充电的容性负载的至少部分地放电之后由所述第一预充电的容性负载提供的第一电压和在所述第二预充电的容性负载的至少部分地放电之后由所述第二预充电的容性负载提供的第二电压。
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