CN116435335A - 沟槽型mosfet电场屏蔽保护结构及制备方法 - Google Patents

沟槽型mosfet电场屏蔽保护结构及制备方法 Download PDF

Info

Publication number
CN116435335A
CN116435335A CN202310286448.3A CN202310286448A CN116435335A CN 116435335 A CN116435335 A CN 116435335A CN 202310286448 A CN202310286448 A CN 202310286448A CN 116435335 A CN116435335 A CN 116435335A
Authority
CN
China
Prior art keywords
type
conductivity type
conductivity
trench
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310286448.3A
Other languages
English (en)
Other versions
CN116435335B (zh
Inventor
王小文
陈开宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yaoxin Microelectronics Technology Shanghai Co ltd
Original Assignee
Yaoxin Microelectronics Technology Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yaoxin Microelectronics Technology Shanghai Co ltd filed Critical Yaoxin Microelectronics Technology Shanghai Co ltd
Priority to CN202310286448.3A priority Critical patent/CN116435335B/zh
Publication of CN116435335A publication Critical patent/CN116435335A/zh
Application granted granted Critical
Publication of CN116435335B publication Critical patent/CN116435335B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种沟槽型MOSFET电场屏蔽保护结构及制备方法，通过在所述沟槽下方形成所述第二导电类型屏蔽层，以作为电场屏蔽保护层，并对所述第二导电类型屏蔽层的部分区域进行第一导电类型的高浓度掺杂可形成电流导通区域，从而可有效缓解所述沟槽底部电场较高的问题，并减小所述第一导电类型漂移区的电阻。

Description

沟槽型MOSFET电场屏蔽保护结构及制备方法
技术领域
本发明属于半导体技术领域，涉及一种沟槽型MOSFET电场屏蔽保护结构及制备方法。
背景技术
功率MOSFET(metal oxide semiconductor field-effect transistor)种类繁多，其中，以沟槽型(trench)功率MOSFET为主，沟槽型MOSFET是一种具有垂直导电沟道的器件，没有平面型MOSFET中的JFET区电阻，且沟槽型MOSFET具有垂直方向的沟道迁移率较高、栅漏电流小、开关速率高、击穿电压高、导通电阻低等优点，这些优点使其在工业控制、航天、通信、新能源汽车、光伏、储能、计算机及便携式电器、家电、办公用品等领域得到了广泛应用。
但常规沟槽MOSFET中存在沟槽底部电场较高的问题，会导致器件的击穿电压以及反偏可靠性较差的问题。
因此，提供一种沟槽型MOSFET电场屏蔽保护结构及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽型MOSFET电场屏蔽保护结构及制备方法，用于解决现有技术中沟槽栅MOSFET中存在沟槽底部电场较高的问题。
为实现上述目的及其他相关目的，本发明提供一种沟槽型MOSFET电场屏蔽保护结构，所述沟槽型MOSFET电场屏蔽保护结构包括：
第一导电类型衬底；
外延复合层，所述外延复合层位于所述第一导电类型衬底上，所述外延复合层中包括：
第一导电类型漂移区；
第二导电类型屏蔽层，所述第二导电类型屏蔽层的上下面均分别与所述第一导电类型漂移区相接触；
第二导电类型阱区，所述第二导电类型阱区位于所述第一导电类型漂移区中，且位于所述第二导电类型屏蔽层上方；
第一导电类型源区，所述第一导电类型源区位于所述第二导电类型阱区中；
沟槽，所述沟槽贯穿所述第一导电类型源区及所述第二导电类型阱区，且所述沟槽的底部位于所述第二导电类型屏蔽层上方；
第一导电类型掺杂区，所述第一导电类型掺杂区位于所述第一导电类型漂移区中且位于所述第二导电类型阱区下方，所述第一导电类型掺杂区贯穿所述第二导电类型屏蔽层，且所述第一导电类型掺杂区的侧边临近所述沟槽的侧边，所述第一导电类型源区在所述第一导电类型掺杂区上的投影覆盖所述第一导电类型掺杂区。
可选地，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
可选地，所述衬底包括SiC衬底、Si衬底、GaN衬底或GaAs衬底。
可选地，所述第一导电类型掺杂区的掺杂浓度比所述第二导电类型屏蔽层的掺杂浓度至少高出一个数量级。
可选地，形成的所述第二导电类型屏蔽层的厚度为0.1μm～0.3μm，且所述第二导电类型屏蔽层的顶面距离所述外延复合层的顶面距离为1.2μm～1.5μm。
本发明还提供一种沟槽型MOSFET电场屏蔽保护结构的制备方法，包括以下步骤：
提供第一导电类型衬底；
于所述第一导电类型衬底上形成外延复合层，所述外延复合层包括第一导电类型漂移区及上下面均与所述第一导电类型漂移区相接触的第二导电类型屏蔽层；
于所述第一导电类型漂移区中形成位于所述第二导电类型屏蔽层上方的第二导电类型阱区，以及位于所述第二导电类型阱区中的第一导电类型源区；
形成沟槽，所述沟槽位于所述外延复合层中，所述沟槽贯穿所述第一导电类型源区及所述第二导电类型阱区，且所述沟槽的底部位于所述第二导电类型屏蔽层上方；
进行第一导电类型离子注入，在所述第二导电类型阱区下方形成位于所述第一导电类型漂移区中的第一导电类型掺杂区，所述第一导电类型掺杂区贯穿所述第二导电类型屏蔽层，且所述第一导电类型掺杂区的侧边临近所述沟槽的侧边，所述第一导电类型源区在所述第一导电类型掺杂区上的投影覆盖所述第一导电类型掺杂区。
可选地，先形成所述第二导电类型屏蔽层而后形成所述沟槽。
可选地，形成所述沟槽的方法包括：于所述外延复合层上形成硬掩膜层，进行光刻，采用干法刻蚀形成沟槽硬掩膜层，采用等离子体干法刻蚀形成所述沟槽。
可选地，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型；所述衬底包括SiC衬底、Si衬底、GaN衬底或GaAs衬底。
可选地，还包括于所述沟槽中形成沟槽栅以及形成金属电极的步骤。
如上所述，本发明的所述沟槽型MOSFET电场屏蔽保护结构及制备方法，通过在所述沟槽下方形成所述第二导电类型屏蔽层，以作为电场屏蔽保护层，并对所述第二导电类型屏蔽层的部分区域进行第一导电类型的高浓度掺杂可形成电流导通区域，从而可有效缓解所述沟槽底部电场较高的问题，并减小所述第一导电类型漂移区的电阻。
附图说明
图1显示为实施例中沟槽型MOSFET电场屏蔽保护结构的制备工艺流程示意图。
图2显示为实施例中形成外延复合层后的结构示意图。
图3显示为实施例中形成沟槽后的结构示意图。
图4显示为实施例中形成第一导电类型掺杂区后的结构示意图。
图5显示为实施例中沟槽型MOSFET电场屏蔽保护结构的结构示意图。
元件标号说明
100 N型衬底
200 N型漂移区
300 P型屏蔽层
400 P型阱区
500 N型源区
600 沟槽
700 N型掺杂区
800 沟槽栅
901 源金属电极
902 漏金属电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
本实施例提供一种沟槽型MOSFET电场屏蔽保护结构，所述沟槽型MOSFET电场屏蔽保护结构包括第一导电类型衬底及外延复合层，所述外延复合层中包括第一导电类型漂移区、第二导电类型屏蔽层、第二导电类型阱区、第一导电类型源区、沟槽及第一导电类型掺杂区。
其中，所述外延复合层位于所述第一导电类型衬底上；所述第二导电类型屏蔽层的上下面均分别与所述第一导电类型漂移区相接触；所述第二导电类型阱区位于所述第一导电类型漂移区中，且位于所述第二导电类型屏蔽层上方；所述第一导电类型源区位于所述第二导电类型阱区中；所述沟槽贯穿所述第一导电类型源区及所述第二导电类型阱区，且所述沟槽的底部位于所述第二导电类型屏蔽层上方；所述第一导电类型掺杂区位于所述第一导电类型漂移区中且位于所述第二导电类型阱区下方，所述第一导电类型掺杂区贯穿所述第二导电类型屏蔽层，且所述第一导电类型掺杂区的侧边临近所述沟槽的侧边，所述第一导电类型源区在所述第一导电类型掺杂区上的投影覆盖所述第一导电类型掺杂区。
本实施例通过在所述沟槽下方形成所述第二导电类型屏蔽层，并对所述第二导电类型屏蔽层的部分区域进行第一导电类型的高浓度掺杂形成所述第一导电类型掺杂区，从而可形成电流导通区域，可有效缓解所述沟槽底部电场较高的问题，并减小所述第一导电类型漂移区的电阻。
作为示例，所述沟槽型MOSFET电场屏蔽保护结构可包括N型结构或P型结构，即第一导电类型可为N型，对应的第二导电类型为P型，但并非局限于此，如第一导电类型也可为P型，对应的第二导电类型为N型。
本实施例中，仅以第一导电类型为N型，对应的第二导电类型为P型作为示例，可以理解当第一导电类型为P型，对应的第二导电类型为N时，可参阅本实施例进行对应的导电类型的替换即可，此处不作赘述。
具体的，如图4，所述沟槽型MOSFET电场屏蔽保护结构包括N型衬底100及外延复合层，所述外延复合层中包括N型漂移区200、P型屏蔽层300、P型阱区400、N型源区500、沟槽600及N型掺杂区700。
其中，所述外延复合层位于所述N型衬底100上；所述P型屏蔽层300的上下面均分别与所述N型漂移区200相接触；所述P型阱区400位于所述N型漂移区200中，且位于所述P型屏蔽层300上方；所述N型源区500位于所述P型阱区400中；所述沟槽600贯穿所述N型源区500及所述P型阱区400，且所述沟槽600的底部位于所述P型屏蔽层300上方；所述N型掺杂区700位于所述N型漂移区200中及位于所述P型阱区400下方，所述N型掺杂区700贯穿所述P型屏蔽层300，且所述N型掺杂区200的侧边临近所述沟槽600的侧边，所述N型源区500在所述N型掺杂区700上的投影覆盖所述N型掺杂区700，所述N型掺杂区700的掺杂浓度大于所述P型屏蔽层300的掺杂浓度以及大于所述N型漂移区200的掺杂浓度。
进一步的，如图5，所述沟槽型MOSFET电场屏蔽保护结构还包括位于所述沟槽600中的沟槽栅800及均与所述N型源区500及P型阱区400相接触的源金属电极901，以及与所述N型衬底100相接触的漏金属电极902。
作为示例，所述衬底可包括SiC衬底、Si衬底、GaN衬底或GaAs衬底。
具体的，所述N型衬底100的材质可包括掺杂的Si衬底、掺杂的SiC衬底、掺杂的GaN衬底、掺杂的GaAs衬底等，其中，当采用SiC衬底制备SiC MOSFET时，由于可具有高击穿电压、低导通电阻等优势，在新能源汽车、光伏、储能等新型工业领域已有广泛应用，因此，本实施例中，所述衬底优选为SiC衬底，但并非局限于此，但常规沟槽型SiC MOSFET中存在沟槽底部电场较高的问题，导致器件的击穿电压以及反偏可靠性较差，为解决沟槽型SiCMOSFET的沟槽底部电场较高的问题，本实施例通过在所述沟槽600下方形成所述P型屏蔽层300并对所述P型屏蔽层300的部分区域进行N型高浓度掺杂形成所述N型掺杂区700，以有效缓解所述沟槽600底部电场较高问题，并减小了所述N型漂移区200的电阻。
作为示例，优选所述N型掺杂区700的掺杂浓度比所述P型屏蔽层300的掺杂浓度至少高出一个数量级，但所述N型掺杂区700的掺杂浓度并非局限于此。其中，所述N型掺杂区700的掺杂浓度大于所述N型漂移区200的掺杂浓度，优选与所述N型源区500具有相同的掺杂浓度，但并非局限于此。
作为示例，形成的所述P型屏蔽层300的厚度可为0.1μm～0.3μm，且所述P型屏蔽层300的顶面距离所述外延复合层的顶面距离可为1.2μm～1.5μm。
具体的，形成的所述P型屏蔽层300的厚度可为如0.1μm、0.2μm、0.3μm等，且所述P型屏蔽层300的顶面距离所述外延复合层的顶面距离可为如1.2μm、1.4μm、1.5μm等，以形成具有一定深度及厚度的所述P型屏蔽层300，便于有源器件层的制备，如沟道、源极及沟槽栅的制备。关于所述P型屏蔽层300的厚度、深度等此处不作过分限制。
以下结合附图1及附图2～图5，对有关所述沟槽型MOSFET电场屏蔽保护结构的制备作进一步的介绍，但有关所述沟槽型MOSFET电场屏蔽保护结构的制备并非局限于此。
如图1，本实施例提供一种沟槽型MOSFET电场屏蔽保护结构的制备方法，包括以下步骤：
S1：提供第一导电类型衬底；
S2：于所述第一导电类型衬底上形成外延复合层，所述外延复合层包括第一导电类型漂移区及上下面均与所述第一导电类型漂移区相接触的第二导电类型屏蔽层；
S3：于所述第一导电类型漂移区中形成位于所述第二导电类型屏蔽层上方的第二导电类型阱区，以及位于所述第二导电类型阱区中的第一导电类型源区；
S4：形成沟槽，所述沟槽位于所述外延复合层中，所述沟槽贯穿所述第一导电类型源区及所述第二导电类型阱区，且所述沟槽的底部位于所述第二导电类型屏蔽层上方；
S5：进行第一导电类型离子注入，在所述第二导电类型阱区下方形成位于所述第一导电类型漂移区中的第一导电类型掺杂区，所述第一导电类型掺杂区贯穿所述第二导电类型屏蔽层，且所述第一导电类型掺杂区的侧边临近所述沟槽的侧边，所述第一导电类型源区在所述第一导电类型掺杂区上的投影覆盖所述第一导电类型掺杂区。
本实施例通过在所述沟槽下方形成所述第二导电类型屏蔽层，并对所述第二导电类型屏蔽层的部分区域进行第一导电类型的高浓度掺杂形成所述第一导电类型掺杂区，从而可形成电流导通区域，可有效缓解所述沟槽底部电场较高的问题，并减小所述第一导电类型漂移区的电阻。
以下结合附图2～图5，对有关所述沟槽型MOSFET电场屏蔽保护结构的制备作详细介绍，作为示例，所述沟槽型MOSFET电场屏蔽保护结构可包括N型结构或P型结构，即第一导电类型可为N型，对应的第二导电类型为P型，但并非局限于此，如第一导电类型也可为P型，对应的第二导电类型为N型。
本实施例中，仅以第一导电类型为N型，对应的第二导电类型为P型作为示例，可以理解当第一导电类型为P型，对应的第二导电类型为N时，可参阅本实施例进行对应的导电类型的替换即可，此处不作赘述。
关于所述沟槽型MOSFET电场屏蔽保护结构的制备，具体可包括：
首先，参阅图1及图2，执行步骤S1，提供N型衬底100。
具体的，所述衬底的材质可包括掺杂的Si衬底、掺杂的SiC衬底、掺杂的GaN衬底、掺杂的GaAs衬底等，其中，由于当采用SiC衬底制备SiC MOSFET时，可具有高击穿电压、低导通电阻等优势，在新能源汽车、光伏、储能等新型工业领域已有广泛应用。但常规沟槽型SiCMOSFET中存在沟槽底部电场较高的问题，导致器件的击穿电压以及反偏可靠性较差，本实施例中，所述衬底优选为SiC衬底，但并非局限于此，为解决沟槽型SiC MOSFET的沟槽底部电场较高的问题，本实施例通过在沟槽600下方形成P型屏蔽层300并对所述P型屏蔽层300的部分区域进行N型高浓度掺杂形成N型掺杂区700，以有效缓解所述沟槽600底部电场较高问题，并减小所述N型漂移区200的电阻。
接着，参阅图1及图2，执行步骤S2，于所述N型衬底100上形成外延复合层，所述外延复合层包括N型漂移区200及上下面均与所述N型漂移区200相接触的P型屏蔽层300。
作为示例，形成所述外延复合层的步骤可为：
于所述N型衬底100上形成N型漂移区200；
采用离子注入的方式，于所述N型漂移区200中形成所述P型屏蔽层300。
其中，所述P型屏蔽层300的厚度可为0.1μm～0.3μm，如0.1μm、0.2μm、0.3μm等，且所述P型屏蔽层300的顶面距离所述外延复合层的顶面距离可为1.2μm～1.5μm，如1.2μm、1.4μm、1.5μm等，以形成具有一定深度及厚度的所述P型屏蔽层300，便于后续有源器件层的制备，关于所述P型屏蔽层300的厚度、深度等此处不作过分限制。
接着，参阅图1及图3，执行步骤S3，于所述N型漂移区200中形成位于所述P型屏蔽层300上方的P型阱区400，以及位于所述P型阱区400中的N型源区500。
具体的，可通过离子注入的方法于所述N型漂移区200中形成所述P型阱区400，而后可通过离子注入的方法于所述P型阱区400中形成N型源区500，关于离子注入的剂量和能量可根据需要进行选择，此处不作过分限定。
接着，参阅图1及图3，执行步骤S4，形成沟槽600，所述沟槽600位于所述外延复合层中，所述沟槽600贯穿所述N型源区500及所述P型阱区300，且所述沟槽600的底部位于所述P型屏蔽层300的上方。
作为示例，形成所述沟槽600的方法可包括于所述外延复合层上形成硬掩膜层(未图示)，如PECVD法，而后进行光刻，采用干法刻蚀形成沟槽硬掩膜层(未图示)，采用等离子体干法刻蚀形成所述沟槽600，其中，所述沟槽硬掩膜层可包括沟槽SiO2掩膜层，但并非局限于此，所述沟槽硬掩膜层的厚度范围可为1μm～2μm，如1μm、1.5μm、2μm等，关于所述沟槽600的制备方法并非局限于此，可根据需要进行选择，其中优选所述沟槽硬掩膜层的厚度与所述沟槽600的深度的比为1:1。
接着，参阅图1及图3，执行步骤S5，进行N型离子注入，在所述P型阱区400下方形成N型掺杂区700，所述N型掺杂区700贯穿所述P型屏蔽层300，且所述N型掺杂区500的掺杂峰值点在所述P型屏蔽层300中，所述N型掺杂区700的掺杂浓度大于所述P型屏蔽层300的掺杂浓度以及大于所述N型漂移区200的掺杂浓度，且所述N型掺杂区700的侧边临近所述沟槽600的侧边，所述N型源区500在所述N型掺杂区700上的投影覆盖所述N型掺杂区700。
进一步的，还可包括于所述沟槽600中形成沟槽栅800以及形成金属电极的步骤。
具体的，如图5，还可包括于所述沟槽600中形成沟槽栅800，如包括栅氧化层及多晶硅栅的沟槽栅结构，以及形成金属电极，如图5中的源金属电极901以及漏金属电极902的步骤。
进一步的，在另一实施例中，也可先形成所述P型屏蔽层300，而后形成所述沟槽600，如可在形成所述N型源区500后，形成所述N型掺杂区700，而后形成所述沟槽600，或在形成所述P型屏蔽层300后形成所述P型阱区400，而后形成所述N型掺杂区700，再形成所述N型源区500，之后再形成所述沟槽600，或在形成所述P型屏蔽层300后形成所述P型阱区400，而后形成所述N型源区500，再形成所述N型掺杂区700，之后再形成所述沟槽600，具体形成步骤不作过分限定。
综上所述，本发明的所述沟槽型MOSFET电场屏蔽保护结构及制备方法，通过在所述沟槽下方形成所述第二导电类型屏蔽层，以作为电场屏蔽保护层，并对所述第二导电类型屏蔽层的部分区域进行第一导电类型的高浓度掺杂可形成电流导通区域，从而可有效缓解所述沟槽底部电场较高的问题，并减小所述第一导电类型漂移区的电阻。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种沟槽型MOSFET电场屏蔽保护结构，其特征在于，所述沟槽型MOSFET电场屏蔽保护结构包括：
第一导电类型衬底；
外延复合层，所述外延复合层位于所述第一导电类型衬底上，所述外延复合层中包括：
第一导电类型漂移区；
第二导电类型屏蔽层，所述第二导电类型屏蔽层的上下面均分别与所述第一导电类型漂移区相接触；
第二导电类型阱区，所述第二导电类型阱区位于所述第一导电类型漂移区中，且位于所述第二导电类型屏蔽层上方；
第一导电类型源区，所述第一导电类型源区位于所述第二导电类型阱区中；
沟槽，所述沟槽贯穿所述第一导电类型源区及所述第二导电类型阱区，且所述沟槽的底部位于所述第二导电类型屏蔽层上方；
第一导电类型掺杂区，所述第一导电类型掺杂区位于所述第一导电类型漂移区中且位于所述第二导电类型阱区下方，所述第一导电类型掺杂区贯穿所述第二导电类型屏蔽层，且所述第一导电类型掺杂区的侧边临近所述沟槽的侧边，所述第一导电类型源区在所述第一导电类型掺杂区上的投影覆盖所述第一导电类型掺杂区。
2.根据权利要求1所述的沟槽型MOSFET电场屏蔽保护结构，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
3.根据权利要求1所述的沟槽型MOSFET电场屏蔽保护结构，其特征在于：所述衬底包括SiC衬底、Si衬底、GaN衬底或GaAs衬底。
4.根据权利要求1所述的沟槽型MOSFET电场屏蔽保护结构，其特征在于：所述第一导电类型掺杂区的掺杂浓度比所述第二导电类型屏蔽层的掺杂浓度至少高出一个数量级。
5.根据权利要求1所述的沟槽型MOSFET电场屏蔽保护结构，其特征在于：形成的所述第二导电类型屏蔽层的厚度为0.1μm～0.3μm，且所述第二导电类型屏蔽层的顶面距离所述外延复合层的顶面距离为1.2μm～1.5μm。
6.一种沟槽型MOSFET电场屏蔽保护结构的制备方法，其特征在于，包括以下步骤：
提供第一导电类型衬底；
于所述第一导电类型衬底上形成外延复合层，所述外延复合层包括第一导电类型漂移区及上下面均与所述第一导电类型漂移区相接触的第二导电类型屏蔽层；
于所述第一导电类型漂移区中形成位于所述第二导电类型屏蔽层上方的第二导电类型阱区，以及位于所述第二导电类型阱区中的第一导电类型源区；
形成沟槽，所述沟槽位于所述外延复合层中，所述沟槽贯穿所述第一导电类型源区及所述第二导电类型阱区，且所述沟槽的底部位于所述第二导电类型屏蔽层上方；
进行第一导电类型离子注入，在所述第二导电类型阱区下方形成位于所述第一导电类型漂移区中的第一导电类型掺杂区，所述第一导电类型掺杂区贯穿所述第二导电类型屏蔽层，且所述第一导电类型掺杂区的侧边临近所述沟槽的侧边，所述第一导电类型源区在所述第一导电类型掺杂区上的投影覆盖所述第一导电类型掺杂区。
7.根据权利要求6所述的沟槽型MOSFET电场屏蔽保护结构的制备方法，其特征在于：先形成所述第二导电类型屏蔽层而后形成所述沟槽。
8.根据权利要求6所述的沟槽型MOSFET电场屏蔽保护结构的制备方法，其特征在于形成所述沟槽的方法包括：于所述外延复合层上形成硬掩膜层，进行光刻，采用干法刻蚀形成沟槽硬掩膜层，采用等离子体干法刻蚀形成所述沟槽。
9.根据权利要求6所述的沟槽型MOSFET电场屏蔽保护结构的制备方法，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型；所述衬底包括SiC衬底、Si衬底、GaN衬底或GaAs衬底。
10.根据权利要求6所述的沟槽型MOSFET电场屏蔽保护结构的制备方法，其特征在于：还包括于所述沟槽中形成沟槽栅以及形成金属电极的步骤。
CN202310286448.3A 2023-03-22 2023-03-22 沟槽型mosfet电场屏蔽保护结构及制备方法 Active CN116435335B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310286448.3A CN116435335B (zh) 2023-03-22 2023-03-22 沟槽型mosfet电场屏蔽保护结构及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310286448.3A CN116435335B (zh) 2023-03-22 2023-03-22 沟槽型mosfet电场屏蔽保护结构及制备方法

Publications (2)

Publication Number Publication Date
CN116435335A true CN116435335A (zh) 2023-07-14
CN116435335B CN116435335B (zh) 2024-03-22

Family

ID=87086438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310286448.3A Active CN116435335B (zh) 2023-03-22 2023-03-22 沟槽型mosfet电场屏蔽保护结构及制备方法

Country Status (1)

Country Link
CN (1) CN116435335B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158631A (zh) * 2015-03-25 2016-11-23 北大方正集团有限公司 带埋层沟槽功率器件及其制作方法
US20160359029A1 (en) * 2014-02-04 2016-12-08 Maxpower Semiconductor, Inc. Power mosfet having planar channel, vertical current path, and top drain electrode
US20170012111A1 (en) * 2015-07-09 2017-01-12 Great Wall Semiconductor Corporation Trench mosfet with depleted gate shield and method of manufacture
CN111048587A (zh) * 2018-10-15 2020-04-21 无锡华润上华科技有限公司 沟槽栅耗尽型vdmos器件及其制造方法
CN111668312A (zh) * 2020-06-15 2020-09-15 东南大学 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺
CN111933711A (zh) * 2020-08-18 2020-11-13 电子科技大学 一种集成sbd的超结mosfet
CN112086507A (zh) * 2020-10-22 2020-12-15 电子科技大学 一种SiC MOSFET器件元胞及其制造方法
CN216980573U (zh) * 2021-09-30 2022-07-15 比亚迪股份有限公司 一种半导体场效应管及电子设备

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160359029A1 (en) * 2014-02-04 2016-12-08 Maxpower Semiconductor, Inc. Power mosfet having planar channel, vertical current path, and top drain electrode
CN106158631A (zh) * 2015-03-25 2016-11-23 北大方正集团有限公司 带埋层沟槽功率器件及其制作方法
US20170012111A1 (en) * 2015-07-09 2017-01-12 Great Wall Semiconductor Corporation Trench mosfet with depleted gate shield and method of manufacture
CN111048587A (zh) * 2018-10-15 2020-04-21 无锡华润上华科技有限公司 沟槽栅耗尽型vdmos器件及其制造方法
CN111668312A (zh) * 2020-06-15 2020-09-15 东南大学 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺
CN111933711A (zh) * 2020-08-18 2020-11-13 电子科技大学 一种集成sbd的超结mosfet
CN112086507A (zh) * 2020-10-22 2020-12-15 电子科技大学 一种SiC MOSFET器件元胞及其制造方法
CN216980573U (zh) * 2021-09-30 2022-07-15 比亚迪股份有限公司 一种半导体场效应管及电子设备

Also Published As

Publication number Publication date
CN116435335B (zh) 2024-03-22

Similar Documents

Publication Publication Date Title
JP3506676B2 (ja) 半導体装置
US7332770B2 (en) Semiconductor device
EP3047523B1 (en) High voltage mosfet devices and methods of making the devices
US8421148B2 (en) Grid-UMOSFET with electric field shielding of gate oxide
CN102163621B (zh) 半导体器件以及制造半导体器件的方法
US8541834B2 (en) Semiconductor device and method for manufacturing same
US10439060B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10062750B2 (en) Semiconductor device and method of manufacturing semiconductor device
WO2020002653A1 (en) Mosfet in sic with self-aligned lateral mos channel
TWI470802B (zh) 溝槽式金氧半導體電晶體元件及其製造方法
CN113809145A (zh) 窄台面绝缘栅双极型晶体管器件及形成方法
CN116435335B (zh) 沟槽型mosfet电场屏蔽保护结构及制备方法
CN114284348A (zh) 一种终端结构、制作方法以及功率器件
CN116435336B (zh) 沟槽型mosfet电场保护结构及制备方法
JP2023500880A (ja) 縦型電界効果トランジスタおよびその形成のための方法
CN111477680A (zh) 双通道均匀电场调制横向双扩散金属氧化物宽带隙半导体场效应管及制作方法
KR20200105350A (ko) 수퍼 정션 반도체 장치 및 이의 제조 방법
CN117912957B (zh) 一种低体二极管压降的碳化硅超结沟槽栅mosfet的制造方法
US20230246102A1 (en) Superjunction semiconductor device
CN116435337A (zh) 平面型mosfet栅漏电容调节结构及制备方法
US20230253458A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN116598347B (zh) 具有曲面栅极沟槽的SiC MOSFET元胞结构、器件及制备方法
US20230299144A1 (en) Silicon carbide semiconductor device
CN113140633B (zh) 一种半导体器件及其制造方法
CN116895682A (zh) 垂直屏蔽栅极累积场效应晶体管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant