CN116416954A - 拼接显示装置 - Google Patents

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CN116416954A CN202211348718.0A CN202211348718A CN116416954A CN 116416954 A CN116416954 A CN 116416954A CN 202211348718 A CN202211348718 A CN 202211348718A CN 116416954 A CN116416954 A CN 116416954A
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徐昌佑
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Abstract

本公开提出一种拼接显示装置，其包括彼此连接以配置屏幕的多个显示模块、配置成将输入数据使能信号和与之同步的图像数据输出到所述多个显示模块中的一个的设置板、以及配置用于所述多个显示模块的第一至第N(其中N为3或更大的自然数)时序控制器，所述第一至第N时序控制器基于级联方案通过第一接口线在第一方向上顺序地彼此连接，并配置成在被顺序延迟的不同时序下接收输出数据使能信号和图像数据，并且基于独立生成的输出数据使能信号同步图像数据的显示时间。

Description

拼接显示装置
相关申请的交叉引用
本申请要求于2021年12月31日提交的韩国专利申请No.10-2021-0194727的权益，该韩国专利申请通过引用被结合到本文中，如同在本文中予以充分阐述一样。
技术领域
本公开涉及一种能够扩展的拼接显示装置或铺排显示装置(tiling displayapparatus)。
背景技术
大尺寸显示器可用于诸如室内和室外数字广告的各种领域。为了满足对大尺寸显示器的需求，已经提出了能够扩展的拼接显示装置。在拼接显示装置中，单个屏幕(显示屏)通过连接多个显示模块配置而成，并且可以通过调整彼此连接的显示模块的数量来实现所需的屏幕尺寸。
在拼接显示装置中，因为显示模块基于级联方案按顺序接收图像数据，在显示模块中用于接收图像数据的时间逐渐延迟。由于显示模块之间的图像数据输入偏差，可能出现图像输出的偏差。
已知用于校正显示模块之间的图像输出偏差的各种输出同步技术。然而，相关技术的输出同步技术可能不适用于其中显示模块之间的接口连接长度非标准化的拼接显示装置。
发明内容
为了克服相关技术的上述问题，本公开可以提供一种拼接显示装置，其可以自动匹配所有显示模块的图像输出时间，而无论显示模块之间是标准化连接结构还是非标准化连接结构。
为了实现这些目的和其他优点并且根据本公开的目标，如本文所具体体现和宽泛(广义)描述，拼接显示装置包括彼此连接以配置屏幕的多个显示模块；配置成将输入数据使能信号和与之同步的图像数据输出到所述多个显示模块中的一个的设置板(setboard)；以及配置用于所述多个显示模块的第一至第N(其中，N为3或更大的自然数)时序控制器，所述第一至第N时序控制器基于级联方案(模式)通过第一接口线在第一方向上顺序地彼此连接，并配置成在被顺序延迟的不同时序下接收所述输入数据使能信号和所述图像数据且基于独立生成的输出数据使能信号同步所述图像数据的显示时间。
通过使用经由第一接口线从相邻的前级时序控制器接收到的当前级输入数据使能信号以及经由不同于第一接口线的第二接口线从相邻的后级时序控制器反馈的后级输入数据使能信号，第一至第N时序控制器中的至少一个独立地计算其自身与后级时序控制器之间的相邻延迟量，以生成所述输出数据使能信号。
附图说明
被包括进来以提供对本公开的进一步理解并且被结合在本申请中且构成本申请的一部分的附图示出了本公开的实施例，并且与说明书一起用于解释本公开的原理。在附图中：
图1是示意性地示出了根据本公开的实施例的拼接显示装置的图形(简图)；
图2是示出了显示模块的连接配置的图形；
图3和图4是示出了基于微型发光二极管(LED)的显示面板的图形；
图5是包括在显示面板中的像素的示意性等效电路图；
图6是示出了显示模块之间的非正规连接结构的示例的图形；
图7是示出了由图6的时序控制器在沿第一方向被顺序延迟的不同时序下接收到的输入数据使能信号的图形；
图8是示出了用于独立地计算相邻时序控制器之间的相邻延迟量的图6的时序控制器的连接配置的图形；
图9是详细示出了图8中所示的一些时序控制器的内部连接配置的图形；
图10是用于描述图9中所示的一些时序控制器的操作的波形图；
图11是示出了其中由图8中所示的一些时序控制器同时生成输出数据使能信号的示例的图形；
图12是示出了其中将由显示模块实现的输入图像在相邻的两帧中变化的示例的图形；
图13A是示出了作为本实施例的比较示例由显示模块之间的图像输出的不同步引起的图像质量缺陷的示例的图形；以及
图13B是示出了在本实施例中通过显示模块之间的图像输出的同步来提高图像质量的示例的图形。
具体实施方式
在下文中，将参照其中示出了本公开的示例性实施例的附图更充分地描述本公开。然而，本公开可以许多不同的形式具体体现并且不应被解释为局限于本文所阐述的实施例；相反，这些实施例被提供，以使得本公开将是详尽而完整的，并将本公开的概念充分传达给本领域技术人员。
本公开的优点和特征及其实施方法将通过下面结合附图描述的实施例而得到阐明。然而，本公开可以不同的形式具体体现并且不应被解释为局限于本文阐述的实施例。相反，这些实施例被提供，以使得本公开将是详尽而完整的，并将本公开的范围充分传达给本领域技术人员。
在用于描述本公开的各个实施例的附图中所公开以用于描述本公开的实施例的形状、尺寸、比例、角度、数量等仅仅是示例性的，并且本公开不限于此。在整个说明书中，相同的附图标记指代相同的元件。在整个说明书中，相同的元件由相同的附图标记表示。如本文所用，术语“包括”、“具有”、“包含”等表明(或教导)可以添加其他部件，除非使用术语“仅”。如本文所用，单数形式“一个”、“一种”和“所述”旨在也包括复数形式，除非上下文另有明确指示。
本公开的各种实施例中的元件将被解释为即使没有明确的陈述，也包括误差范围(容限)。
在描述位置关系时，例如，当两个部件之间的位置关系被描述为“在～上”、“在～上方”、“在～下方”和“邻接(靠近)～”时，可以在两个部件之间设置一个或多个其他部件，除非使用“正好”或“直接”。
将会理解，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在下文中，将参照附图详细描述本公开的实施例。
图1是示意性地示出了根据本公开的实施例的拼接显示装置100的图形。图2是示出了显示模块的连接配置的图形。
参考图1和图2，根据本公开的实施例的拼接显示装置100可以包括设置板SET和多个显示模块CB。所述多个显示模块CB中的每一个可以被称为箱柜单元(cabinet)。
所述多个显示模块CB可以通过串行接口电路彼此连接，以配置(构建)大屏幕。所述大屏幕的总分辨率可以被确定为每个显示模块CB的单位分辨率的总和。例如，在屏幕由8个具有960*1080的单位分辨率的显示模块配置而成的情况下，所述屏幕的总分辨率可以为3840*2160。
设置板SET可以通过串行接口电路将配置用于实现输入图像的图像数据传送到所述多个显示模块CB中的一个。所述串行接口电路可以基于能够进行高速和大容量接口连接的V-by-One(Vx1)方案来实现，但不限于此。
每个显示模块CB可以包括多个显示面板PNL、用于驱动所述多个显示面板PNL的多个面板驱动电路以及控制面板驱动电路的操作时序的时序控制器TCON。
所述多个显示面板PNL中的每一个可以被实现为基于微型发光二极管(LED)的电致发光显示装置，但不限于此，并且可以被实现为基于有机或无机LED的电致发光显示装置。
配置用于所述多个显示模块CB的多个时序控制器TCON可以通过诸如V-by-One(Vx1)的串行接口电路彼此连接。所述多个时序控制器TCON可以通过级联方案顺序地彼此连接，并且可以在不同时序(被顺序延迟的时序)下接收输入数据使能信号和与之同步的图像数据。与相关技术相比，时序控制器TCON可以使用新的输出同步技术来匹配图像数据的显示时间(即，图像输出时间)。
根据本实施例的输出同步技术可以基于由所述多个时序控制器TCON中的每一个独立生成的输出数据使能信号来同步所有显示模块CB的图像输出时间。在根据本实施例的输出同步技术中，每个时序控制器TCON可以独立地计算与相邻的后级时序控制器相对应的相邻延迟量，以生成同步化(或同步后)的输出数据使能信号。因此，无论所述多个显示模块CB之间采用正规(常规)拼接连接结构还是非正规(非常规)拼接连接结构，均可以自动地匹配所有显示模块CB的图像输出时间。
每个显示模块CB的时序控制器TCON可以安装在控制印刷电路板CPCB上，并且可以通过分支电缆CBL并联(并行)连接到对应的显示模块CB的面板驱动电路。
面板驱动电路可以被独立地包括在配置同一显示模块CB的所述多个显示面板PNL中的每一个中。面板驱动电路可以包括通过电缆CBL连接到时序控制器TCON的源印刷电路板SPCB、安装在源印刷电路板SPCB上的存储器电路MEM、将源印刷电路板SPCB电连接到显示面板PNL的导电膜COF、结合到导电膜COF的数据驱动器SIC、以及电连接到源印刷电路板SPCB的栅极驱动器和电源电路。
存储器电路MEM可以是存储面板特性信息的非易失性存储器，并且可以是闪存和/或电可擦可编程只读存储器(EEPROM)。所述面板特性信息可以包括用于伽马设置的校正值、用于补偿像素之间的驱动特性偏差/颜色偏差的第一补偿值、用于补偿相邻显示面板PNL之间的边界偏差的第二补偿值、各种图像质量和驱动控制数据。在所述面板特性信息中，可以将大量数据存储在闪存中，并可将少量数据存储在EEPROM中。
时序控制器TCON可以基于通过诸如串行外围接口(SPI)的控制接口电路接收到的控制命令信号操作所述面板驱动电路，以执行与所述控制命令信号相对应的目标操作，并且因此，可以生成包括目标操作的执行结果的控制响应信号。所述目标操作可以包括复位、静音(暗变化)、平均图像电平(APL)范围变化、伽马变化、图像质量补偿值更新和固件更新。所述目标操作还可以包括将控制命令数据写入并存储在特定存储器中的操作以及从所述特定存储器中读取控制执行数据的操作。
图3和图4是示出了基于微型LED的显示面板的图形。图5是包括在显示面板中的像素的示意性等效电路图。
参考图3和图4，可以在每个显示面板PNL中设置用于再现输入图像的像素阵列。多个像素可以布置在像素阵列中，并且用于驱动像素的信号线可以布置在像素阵列中。信号线可以包括用于向像素提供数据电压Vdata的多条数据线DL、用于向像素提供栅极信号GSIG的多条栅极线GL以及用于向像素提供源电压的多条电源线。
所述多个像素中的每一个可以包括作为发光器件EL的微型LED芯片(μLED芯片)。多个微型LED芯片(μLED芯片)可以包括设置在薄膜晶体管(TFT)背板上的红色芯片(μLED芯片_R)、绿色芯片(μLED芯片_G)和蓝色芯片(μLED芯片_B)。红色(R)像素可以包括作为发光器件EL的红色芯片(μLED芯片_R)，绿色(G)像素可以包括作为发光器件EL的绿色芯片(μLED芯片_G)，并且蓝色(B)像素可以包括作为发光器件EL的蓝色芯片(μLED芯片_B)。
微型LED芯片(μLED芯片)可以从R/G/B供体传送(转移)，并且因此可以被安装在TFT背板上。红色芯片(μLED芯片_R)可以从R供体传送，绿色芯片(μLED芯片_G)可以从G供体传送，并且蓝色芯片(μLED芯片_B)可以从B供体传送。传送技术可以使用静电力、激光(器)、依赖于速度的粘性力和依赖于负载的粘性力。传送技术不限于此并且可以使用基于静电力的自组装。
TFT背板可以实现为有源矩阵结构，以进行有效(或高效)驱动。在TFT背板中，像素可以由数据线DL、栅极线GL和电源线限定。
多个像素可以配置(构建)一个单位像素。例如，相邻布置的R、G和B像素可以在栅极线GL的延伸方向或数据线DL的延伸方向上配置一个单位像素。
如图5所示，像素PXL可以包括发光器件EL、驱动TFT DT和节点电路NCON。
节点电路NCON可以被连接到栅极线GL和数据线DL。可以通过数据线DL向节点电路NCON提供数据电压Vdata，并且可以通过栅极线GL向节点电路NCON提供栅极信号GSIG。节点电路NCON可以将数据电压Vdata与栅极信号GSIG同步地施加到驱动TFT DT的栅电极，并且因此，可以基于用于生成驱动电流的状况来设置(设定)驱动TFT DT的栅极-源极电压。节点电路NCON可以包括内部补偿电路，所述内部补偿电路感测和补偿驱动TFT DT的阈值电压和/或电子迁移率。
驱动TFT DT可以是基于其栅极-源极电压生成驱动电流的驱动元件。驱动TFT DT的栅电极可以被连接到节点电路NCON，其第一电极(漏电极)可以被连接到高电平像素电源VDD，并且其第二电极(源电极)可以被连接到发光器件EL。
发光器件EL可以是发射具有与输入到驱动TFT DT的驱动电流相对应的强度的光的发光器件。发光器件EL可以以包括无机发光层的微型LED来实现。发光器件EL的第一电极可以被连接到驱动TFT DT，并且其第二电极可以被连接到低电平像素电源VSS。
一个像素PXL的连接配置和操作可以仅仅是一个实施例，并且本公开的精神不限于此。例如，驱动TFT DT和节点电路NCON中的每一个可以基于PMOS晶体管来实现，或者可以基于NMOS晶体管来实现。此外，被连接到节点电路NCON的栅极线GL可以设置为多条。
图6是示出了显示模块之间的非正规连接结构的示例的图形。图7是示出了由图6的时序控制器在不同时序下接收到的沿第一方向顺序延迟的输入数据使能信号的图形。
参考图6和图7，第一时序控制器TCON#1、第二时序控制器TCON#2、第三时序控制器TCON#3和第四时序控制器TCON#4可以被顺序地彼此连接，并且设置板SET可以被连接到第一时序控制器TCON#1。设置板SET与显示模块之间的连接类型可以基于设置板的类型和/或拼接系统的制造方法而以不同的方式实现，并且因此，时序控制器TCON#1至TCON#4的数量和位置可以变化。时序控制器TCON#1至TCON#4可以通过诸如Vx1的第一接口线彼此连接，并且在这种情况下，特定时序控制器TCON#2和TCON#3之间的竖直连接长度INT2可以比特定时序控制器TCON#1和TCON#2与特定时序控制器TCON#3和TCON#4之间的水平连接长度INT1长。
数据使能信号DE可以与图像数据同步地被顺序延迟并且可以被传送到第一时序控制器TCON#1至第四时序控制器TCON#4。设置板SET可以将图像数据与设置输出数据使能信号(SET输出DE)的上升沿(或前沿)RE同步地传送到第一时序控制器TCON#1，但不限于此。第一时序控制器TCON#1至第四时序控制器TCON#4可以与被顺序延迟并输入到其中的第一至第四输入数据使能信号(#1～#4输入DE)的上升沿RE同步地接收图像数据，但不限于此。可以对数据使能信号DE与图像数据之间的同步方案以各种方式进行修改。
第一时序控制器TCON#1至第四时序控制器TCON#4中的每一个可以通过时钟和数据恢复(CDR)过程对通过第一接口线接收到的输入数据使能信号和图像数据进行解码，并且可以通过使用图像质量补偿算法对解码后的图像数据执行补偿处理。第一时序控制器TCON#1至第四时序控制器TC ON#4中的每一个可以对解码后的图像数据和输入数据使能信号DE进行编码，并且可以将编码后的图像数据和输入数据使能信号DE通过第一接口线传送到后级时序控制器。图像数据和输入数据使能信号DE可能在CDR过程和输入/输出过程中被延迟。
此外，当相邻时序控制器之间的第一接口线大于额定允许值时，接口连接效率可能降低，并且因此，可以在其中连接长度INT2(较)长的特定时序控制器(例如，第二时序控制器TCON#2和第三时序控制器TCON#3)之间添加中继器REP。中继器REP可以执行CDR操作，以重新传送图像数据，并且因此，第二时序控制器TCON#2与第三时序控制器TCON#3之间的图像数据和输入数据使能信号DE的延迟可能以相对高的可能性发生。
例如，如图7所示，当第一时序控制器TCON#1与第二时序控制器TCO N#2之间的相邻延迟量为“A”并且第三时序控制器TCON#3与第四时序控制器TCON#4之间的相邻延迟量为“C”时，第二时序控制器TCON#2与第三时序控制器TCON#3之间的还包括由中继器REP引起的附加延迟的相邻延迟量可以为“B”。“B”可以大于“A”和“C”中的每一个。“A”和“C”可以彼此相同或不同。
由于第一时序控制器TCON#1至第四时序控制器TCON#4在不同时序下(或以不同时序)接收图像数据和输入数据使能信号DE，因此可能需要用于使得图像数据能够被同时施加到包括在显示模块中的所有显示面板的同步化的输出数据使能信号。
为了生成同步化的输出数据使能信号，可以考虑寄存器方案、反馈线技术和同步线技术。
根据寄存器方案，用于每个时序控制器的固定延迟值可以基于传送顺序被预先存储在寄存器中，并且每个时序控制器可以基于所述固定延迟值生成输出数据使能信号。根据反馈线技术，基于数据接口连接顺序的第一时序控制器和最后一个时序控制器可以通过反馈线彼此连接，并且第一时序控制器可以将通过反馈线获得的总延迟平均分配至每个时序控制器，以调整输出数据使能信号的生成时间。在同步线技术中，设置板可以通过使用与所有时序控制器共同连接的同步线来调整相对于最后一个时序控制器的输出数据使能信号的生成时间。
每当拼接时序控制器的连接数量发生变化时，均应重新设计同步线技术，并且由于此原因，同步线技术的可扩展性可能相当低。由于时序控制器的连接数量只有在每个时序控制器所消耗的延迟被预先获知的情况下才适用，因此寄存器方案不能应用于基于各种(或不同)用户需求的可扩展且可修改的非正规拼接连接结构。寄存器方案仅可以应用于其中拼接时序控制器的连接数量和每个时序控制器所消耗的延迟相等的正规拼接连接结构。
类似地，反馈线技术不能应用于其中至少一些时序控制器中所消耗的延迟与其他时序控制器中所消耗的延迟不同的非正规拼接连接结构。在非正规拼接连接结构中，每个拼接时序控制器的输入和输出延迟量可能不同，并且如图6所示，一些时序控制器之间的数据接口连接长度可能相对较长。因此，当基于时序控制器的连接数量来平均分配总延迟的反馈线技术被应用于非正规拼接连接结构时，可能难以校时序控制器之间的图像输出偏差。
在下文中，根据下述本实施例的输出同步技术可以为其中每个时序控制器通过在相邻时序控制器之间执行的延迟反馈操作独立地计算相应时序控制器与最后一个时序控制器之间的延迟偏差并基于此同步输出数据使能信号的技术。
在根据本实施例的输出同步技术中，无论正规/非正规拼接连接结构，每个时序控制器均可以自动地同步所有显示模块的图像输出时间，并且因此，可以改善拼接显示装置的图像质量。
由于每个时序控制器自动地同步所有显示模块的图像输出时间，根据本实施例的输出同步技术可以应用于基于各种用户需求的可扩展且可修改的非正规拼接连接结构，并且因此，可以提高用户的便利性。
图8是示出了用于独立地计算相邻时序控制器之间的相邻延迟量的图6的时序控制器的连接配置的图形。图9是详细示出了图8所示的一些时序控制器的内部连接配置的图形。图10是用于描述图9所示的一些时序控制器的操作的波形图。图11是示出了其中输出数据使能信号由图8所示的一些时序控制器同时生成的示例的图形。
参考图8至图11，第一时序控制器TCON#1至第四时序控制器TCON#4可以基于级联方案通过第一接口线Vx1在第一方向上顺序地彼此连接，并且可以在被顺序延迟的不同时序下接收输入数据使能信号(#1～#4输入DE)和图像数据。这里，第一方向可以是传送数据接口连接(data interfacing)的方向并且可以不表示一个特定方向。基于用于实现拼接连接结构的第一时序控制器TCON#1至第四时序控制器TCON#4，第一方向可以包括四个方向(例如，上、下、左和右方向)中的一个或多个方向。
第二时序控制器TCON#2至第四时序控制器TCON#4中的每一个可以通过第一接口线Vx1从在第二方向上与其相邻的前级时序控制器TCON#1至TCON#3接收输入数据使能信号(#2～#4输入DE)和图像数据。第二方向可以是传送反馈接口连接(feedback interfacing)的方向并且可以与第一方向相反。基于用于实现拼接连接结构的第一时序控制器TCON#1至第四时序控制器TCON#4，第二方向可以包括四个方向(例如，上、下、左和右方向)中的一个或多个方向。
第一时序控制器TCON#1至第三时序控制器TCON#3中的每一个可以通过反馈从在第一方向上与其相邻的后级时序控制器TCON#2至TCON#4接收后级输入数据使能信号，并且可以独立地计算与后级时序控制器TCON#2至TCON#4相对应的相邻延迟量。
第一时序控制器TCON#1至第三时序控制器TCON#3中的每一个可以通过与第一接口线Vx1不同的第二接口线TTL、通过反馈从在第一方向上与其相邻的后级时序控制器TCON#2至TCON#4接收后级输入数据使能信号(#2～#4输入DE)。
第一时序控制器TCON#1可以被示出为用于数据接口连接的第一时序控制器，并且第四时序控制器TCON#4可以被示出为用于数据接口连接的最后一个时序控制器。
由于第一时序控制器TCON#1是用于数据接口连接的第一时序控制器，只有延迟输入引脚OD_I和PD_I可以用于延迟反馈操作。由于第四时序控制器TCON#4是用于数据接口连接的最后一个时序控制器，只有延迟输出引脚OD_O和PD_O可以用于延迟反馈操作。在第一时序控制器TCON#1至第四时序控制器TCON#4中，“DC_I”和“DC_O”可以是用于校正输入和输出延迟量(I/O延迟)、而非延迟反馈操作的I/O校正输入/输出引脚。
第二时序控制器TCON#2和第三时序控制器TCON#3中的每一个可以使用所有延迟输入引脚OD_I和PD_I以及延迟输出引脚OD_O和PD_O，以用于延迟反馈操作。
延迟输入引脚OD_I和PD_I可以包括相邻延迟输入引脚PD_I和总延迟输入引脚OD_I，并且延迟输出引脚OD_O和PD_O可以包括相邻延迟输出引脚PD_O和总延迟输出引脚OD_O。
可以计算相邻延迟输出引脚PD_O和相邻延迟输入引脚PD_I，以计算相邻时序控制器之间的相邻延迟量。相邻延迟输出引脚PD_O和相邻延迟输入引脚PD_I可以通过第二接口线TTL在相邻时序控制器之间彼此连接。
总延迟输入引脚OD_I可以用于通过反馈从后级时序控制器接收由后级时序控制器生成的后级总延迟量。所述后级总延迟量可以表示后级时序控制器与最后一个时序控制器TCON#4之间的总延迟量。总延迟输出引脚OD_O可以用于将由当前级时序控制器生成的当前级总延迟量反馈至前级时序控制器。当前级总延迟量可以是通过将当前级相邻延迟量和后级总延迟量相加而获得的结果，并且可以表示当前级时序控制器与最后一个时序控制器TCON#4之间的总延迟量。
在本实施例中，第一至第三接口线Vx1、TTL和SPI可以被包括在同一条传输电缆ICL中，并且可以被连接在相邻时序控制器之间，但是本实施例不限于此。如图8所示，可以仅将第一接口线Vx1和第二接口线TTL包括在同一条传输电缆ICL中，而第三接口线SPI可以被包括在单独(分离)的传输电缆中。
为了描述例如第二时序控制器TCON#2，下面将描述用于实现数据接口连接、反馈接口连接和输出同步的时序控制器的配置和操作。
第二时序控制器TCON#2可以通过第一接口线Vx1从在第二方向上与其相邻的第一时序控制器TCON#1接收输入数据使能信号#2输入DE和与之同步的图像数据，并且可以接收通过第二接口线TTL从第三时序控制器TCON#3反馈(回来)的后级输入数据使能信号#3输入DE。后级输入数据使能信号#3输入DE可以是从第三时序控制器TCON#3接收到的输入数据使能信号。
第二时序控制器TCON#2可以包括相邻延迟输入引脚#2PD_I、Vx1接收器#2RX、Vx1发送器#2TX和相邻延迟计算器#2DCHK。
相邻延迟输入引脚#2PD_I可以被配置用于接收从第三时序控制器TCON#3接收到并从第三时序控制器TCON#3的相邻延迟输出引脚#3PD_O反馈的后级输入数据使能信号#3输入DE。第二时序控制器TCON#2的相邻延迟输入引脚#2PD_I和第三时序控制器TCON#3的相邻延迟输出引脚#3PD_O可以通过第二接口线TTL彼此连接。可以省略连接在第二时序控制器TCON#2与第三时序控制器TCON#3之间的中继器REP。
Vx1接收器#2RX可以通过第一接口线Vx1从第一时序控制器TCON#1接收输入数据使能信号#2输入DE和与之同步的图像数据。输入数据使能信号#2输入DE可以是比后级数据使能信号#3输入DE延迟更少的当前级输入数据使能信号。Vx1接收器#2RX可以包括CDR电路并且可以对输入数据使能信号#2输入DE和与之同步的图像数据执行恢复和图像质量补偿处理。
Vx1发送器#2TX可以对输入数据使能信号#2输入DE和与之同步的图像数据进行编码，并且可以通过第一接口线Vx1将编码后的信号传送至第三时序控制器TCON#3。
相邻延迟计算器#2DCHK可以被电连接到相邻延迟输入引脚PD_I。相邻延迟计算器#2DCHK可以接收后级数据使能信号#3输入DE和当前级输入数据使能信号#2输入DE，以计算并输出第二时序控制器TCON#2与第三时序控制器TCON#3之间的相邻延迟量。
输入和输出延迟(#3与#2之间的I/O延迟)可能被更多地反映在后级数据使能信号#3输入DE中。输入和输出延迟可能随着反馈过程的重复而被累积，并且可能被传送到前级时序控制器，并且因此，延迟计算的准确性可能被降低。
为了抵消输入和输出延迟(#3与#2之间的I/O延迟)，第二时序控制器TCON#2还可以使用I/O延迟校正输出引脚#2DC_O和I/O延迟校正输入引脚#2DC_I。I/O延迟校正输出引脚#2DC_O和I/O延迟校正输入引脚#2DC_I可以被配置用于使当前级输入数据使能信号#2输入DE进一步延迟更多地反映在后级数据使能信号#3输入DE中的输入和输出延迟量(#3与#2之间的I/O延迟)。为了精确的延迟匹配，第二时序控制器TCON#2的I/O延迟校正输出引脚#2DC_O可以被设计为具有与第三时序控制器TCON#3的相邻延迟输出引脚#3PD_O的特性相同的特性。此外，在第二时序控制器TCON#2中，I/O延迟校正输入引脚#2DC_I可以被设计为具有与相邻延迟输入引脚#2PD_I的特性相同的特性。
I/O延迟校正输出引脚#2DC_O可以被连接到Vx1接收器#2RX的输出端。I/O延迟校正输出引脚#2DC_O和I/O延迟校正输入引脚#2DC_I可以通过第二时序控制器TCON#2外部的导线CW彼此电连接。因此，当前级输入数据使能信号#2输入DE可以通过I/O延迟校正输出引脚#2DC_O、导线CW和I/O延迟校正输入引脚#2DC_I，并且因此，可以在其中反映输入和输出延迟量(#2中的I/O延迟)的状态下被输入到相邻延迟计算器#2DCHK。
导线CW可以被图案化在其上安装有第二时序控制器TCON#2的控制印刷电路板(参见图2的CPCB)上。可以在导线CW与第二接口线TTL之间进行阻抗匹配，以使得第二时序控制器TCON#2的输入和输出延迟量(#2中的I/O延迟)与其中反映后级第三时序控制器TCON#3的输入和输出延迟量(#3中的I/O延迟)的输入和输出延迟量(#3与#2之间的I/O延迟)相同。
相邻延迟计算器#2DCHK可以计算I/O延迟校正输入引脚#2DC_I的输入与相邻延迟输入引脚#2PD_I的输入之间的差值，并且因此，可以计算第二时序控制器TCON#2与第三时序控制器TCON#3之间的相邻延迟量。
第二时序控制器TCON#2还可以使用总延迟输入引脚#2OD_I、总延迟计算器#2DCON、总延迟输出引脚#2OD_O和输出控制器#2GEN。
总延迟输入引脚#2OD_I可以被配置用于接收由第三时序控制器TCON#3生成并通过第三接口线SPI从第三时序控制器TCON#3反馈的第一总延迟量总延迟(#3&#4)。可以通过将从第三时序控制器TCO N#3直到第四时序控制器TCON#4的相邻延迟量累加来获得第一总延迟量总延迟(#3&#4)。第四时序控制器TCON#4可以是最后一个时序控制器，并且因此，第一总延迟量总延迟(#3&#4)可以是第三时序控制器TCON#3与第四时序控制器TCON#4之间的相邻延迟量“C”(参见图11)。在图11中，“XX”可以是每个时序控制器的内部过程处理时间并且可以在所有时序控制器中是相等的。
总延迟计算器#2DCON可以将第二时序控制器TCON#2与第三时序控制器TCON#3之间的相邻延迟量“B”(参见图11)添加到第一总延迟量“C”(参见图11)，以计算第二总延迟量总延迟(#2&#3&#4)。第二总延迟量总延迟(#2&#3&#4)(图11的OD_(B+C))可以通过将从第二时序控制器TCON#2直到第四时序控制器TCON#4的相邻延迟量累加来获得。
输出控制器#2GEN可以基于第二总延迟量总延迟(#2&#3&#4)延迟当前级输入数据使能信号#2输入DE，以生成输出数据使能信号#2输出DE。输出数据使能信号#2输出DE可以被配置用于控制将图像数据输出到相应显示面板的时间(时刻)。
此外，第二总延迟量总延迟(#2&#3&#4)可以通过总延迟输出引脚#2OD_O被反馈到第一时序控制器TCON#1。然后，第一时序控制器TCON#1可以基于同一方案计算第一时序控制器TCON#1与第二时序控制器TCON#2之间的相邻延迟量“A”(参见图11)，并且可以将相邻延迟量“A”(参见图11)添加到第二总延迟量总延迟(#2&#3&#4)，以计算最终总延迟量总延迟(#1&#2&#3&#4)(图11的OD_(A+B+C))。
此外，最后一个时序控制器TCON#4可以从输入数据使能信号#4输入DE被延迟内部过程处理时间XX，然后可以生成输出数据使能信号#4输出DE。第一时序控制器TCON#1至第三时序控制器TCON#3中的每一个可以基于输入数据使能信号#4输入DE独立地生成输出数据使能信号(#1、#2、#3输出DE)，其中在所述输入数据使能信号#4输入DE中，最后一个时序控制器TCON#4的最终延迟被反映。
由于输出数据使能信号(#1、#2、#3输出DE)基于第四时序控制器TCON#4的最终延迟而生成，第一时序控制器TCON#1至第四时序控制器TCON#4可以在其间被自动地同步。
图12是示出了其中将由显示模块实现的输入图像在相邻的两帧中变化的示例的图形。图13A是示出了作为本实施例的比较示例由显示模块之间的图像输出的不同步引起的图像质量缺陷的示例的图形。图13B是示出了在本实施例中通过显示模块之间的图像输出的同步来提高图像质量的示例的图形。
当图像数据在如图12所示的第N帧和第N+1帧中快速变化时，与输出时间不匹配的情况(参见图13A)相比，在图像数据的输出时间通过在基于级联方案顺序地接收图像数据的显示模块之间的同步化输出数据使能信号被匹配的情况(参见图13B)下，由输出不同步所引起的图像质量缺陷可以被大大减少。
根据本公开的实施例的拼接显示装置可以描述如下。
根据本公开的实施例的拼接显示装置可以包括：彼此连接以配置屏幕的多个显示模块；配置成将输入数据使能信号和与之同步的图像数据输出到所述多个显示模块中的一个的设置板；以及配置用于所述多个显示模块的第一至第N(其中N为3或更大的自然数)时序控制器，所述第一至第N时序控制器基于级联方案通过第一接口线在第一方向上顺序地彼此连接，并配置成在被顺序延迟的不同时序下接收所述输入数据使能信号和所述图像数据，且基于独立生成的输出数据使能信号同步所述图像数据的显示时间，其中，通过使用经由所述第一接口线从相邻的前级时序控制器接收到的当前级输入数据使能信号和经由不同于所述第一接口线的第二接口线从相邻的后级时序控制器反馈的后级输入数据使能信号，所述第一至第N时序控制器中的至少一个独立地计算其自身与所述后级时序控制器之间的相邻延迟量，以生成所述输出数据使能信号。
根据本公开的实施例，第M(其中M为大于1且小于N的自然数)时序控制器可以包括：相邻延迟输入引脚，所述相邻延迟输入引脚被配置成接收通过所述第一接口线在第M+1时序控制器处接收到并通过所述第二接口线从所述第M+1时序控制器的相邻延迟输出引脚反馈的后级输入数据使能信号；接收器，所述接收器被配置成通过所述第一接口线接收比所述后级输入数据使能信号延迟更少的当前级输入数据使能信号；以及相邻延迟计算器，所述相邻延迟计算器被配置成基于所述当前级输入数据使能信号和所述后级输入数据使能信号输出所述第M时序控制器与所述第M+1时序控制器之间的相邻延迟量。
根据本公开的实施例，所述第M时序控制器的相邻延迟输入引脚和所述第M+1时序控制器的相邻延迟输出引脚可以通过所述第二接口线彼此连接。
根据本公开的实施例，所述第M时序控制器还可以包括I/O延迟校正输出引脚和I/O延迟校正输入引脚，用于使所述当前级输入数据使能信号以其中进一步反映所述后级输入数据使能信号的输入和输出延迟量更多地延迟。
根据本公开的实施例，所述I/O延迟校正输出引脚和所述I/O延迟校正输入引脚可以通过所述第M时序控制器外部的导线彼此连接。
根据本公开的实施例，所述当前级输入数据使能信号可以通过所述I/O延迟校正输出引脚、所述导线和所述I/O延迟校正输入引脚并且被输入到所述相邻延迟计算器。
根据本公开的实施例，所述导线可以被图案化在其上安装有所述第M时序控制器的控制印刷电路板上。
根据本公开的实施例，可以在所述导线与所述第二接口线之间进行阻抗匹配，以使得所述第M时序控制器的输入和输出延迟量与其中反映后级的所述第M+1时序控制器的输入和输出延迟量的输入和输出延迟量相同。
根据本公开的实施例，所述第M时序控制器还可以包括总延迟输入引脚，所述总延迟输入引脚被配置成通过不同于所述第一接口线的第三接口线接收由所述第M+1时序控制器生成并从所述第M+1时序控制器反馈的第一总延迟量，以及所述第一总延迟量可以通过将从所述第M+1时序控制器直至第N时序控制器的相邻延迟量累加得到。
根据本公开的实施例，所述第M时序控制器还可以包括总延迟计算器，所述总延迟计算器被配置成将所述第M时序控制器与所述第M+1时序控制器之间的相邻延迟量添加到所述第一总延迟量，以生成第二总延迟量，以及所述第二总延迟量可以通过将从所述第M时序控制器直至第N时序控制器的相邻延迟量累加得到。
根据本公开的实施例，所述第M时序控制器还可以包括输出控制器，所述输出控制器被配置成基于所述第二总延迟量延迟所述当前级输入数据使能信号，以生成输出数据使能信号，以及所述输出数据使能信号被配置用于控制将所述图像数据输出到显示面板的时间，并且由所述第一至第N时序控制器同时生成。
根据本公开的实施例，所述第M时序控制器还可以包括配置成将所述当前级输入数据使能信号反馈到第M-1时序控制器的相邻延迟输入引脚的相邻延迟输出引脚。
根据本公开的实施例，所述第M时序控制器还可以包括配置成将由所述总延迟计算器生成的第二总延迟量反馈到第M-1时序控制器的总延迟输入引脚的总延迟输出引脚。
根据本公开的实施例，所述第一至第N时序控制器中的每一个可以被连接到属于所述多个显示模块中的一个的多个显示面板。
根据本公开的实施例，每个显示模块的时序控制器可以被安装在控制印刷电路板上，并通过分支电缆并联连接到所述显示模块的面板驱动电路。
根据本公开的实施例，所述第一接口线、所述第二接口线和所述第三接口线可以被包括在同一传输电缆中，并且被连接在相邻时序控制器之间。
根据本公开的实施例，所述第一接口线和所述第二接口线可以被包括在同一传输电缆中，并且所述第三接口线可以被包括在单独的传输电缆中。
本实施例可以实现以下效果。
根据本实施例，每个时序控制器可以自动地匹配所有显示模块的图像输出时间，并且由此，可以有效地减少由图像输出的不同步所引起的图像缺陷。
由于每个时序控制器自动地匹配所有显示模块的图像输出时间，本实施例可以应用于基于各种用户需求的可扩展且可修改的非标准化拼接连接结构，并且由此，可以大大提高用户的便利性。
根据本公开的效果不限于以上示例，并且其他各种效果可以被包括在本说明书中。
尽管已经参考其示例性实施例具体示出和描述了本公开，本领域技术人员将理解，在不背离本公开的如由所附权利要求书所限定的精神和范围的情况下，可以在其中对形式和细节作出各种变化。

Claims (17)

1.一种拼接显示装置，其包括：
彼此连接以配置屏幕的多个显示模块；
配置成将输入数据使能信号和与之同步的图像数据输出到所述多个显示模块中的一个的设置板；以及
配置用于所述多个显示模块的第一至第N时序控制器，所述第一至第N时序控制器基于级联方案通过第一接口线在第一方向上顺序地彼此连接，并配置成在被顺序延迟的不同时序下接收所述输入数据使能信号和所述图像数据，且基于独立生成的输出数据使能信号同步所述图像数据的显示时间，其中N为3或更大的自然数，
其中，通过使用经由所述第一接口线从相邻的前级时序控制器接收到的当前级输入数据使能信号和经由不同于所述第一接口线的第二接口线从相邻的后级时序控制器反馈的后级输入数据使能信号，所述第一至第N时序控制器中的至少一个独立地计算其自身与所述后级时序控制器之间的相邻延迟量，以生成所述输出数据使能信号。
2.如权利要求1所述的拼接显示装置，其中，第M时序控制器包括：
相邻延迟输入引脚，所述相邻延迟输入引脚被配置成接收通过所述第一接口线在第M+1时序控制器处接收到并通过所述第二接口线从所述第M+1时序控制器的相邻延迟输出引脚反馈的后级输入数据使能信号；
接收器，所述接收器被配置成通过所述第一接口线接收比所述后级输入数据使能信号延迟更少的当前级输入数据使能信号；以及
相邻延迟计算器，所述相邻延迟计算器被配置成基于所述当前级输入数据使能信号和所述后级输入数据使能信号输出所述第M时序控制器与所述第M+1时序控制器之间的相邻延迟量，
其中M为大于1且小于N的自然数。
3.如权利要求2所述的拼接显示装置，其中，所述第M时序控制器的相邻延迟输入引脚和所述第M+1时序控制器的相邻延迟输出引脚通过所述第二接口线彼此连接。
4.如权利要求3所述的拼接显示装置，其中，所述第M时序控制器还包括I/O延迟校正输出引脚和I/O延迟校正输入引脚，用于使所述当前级输入数据使能信号以其中进一步反映所述后级输入数据使能信号的输入和输出延迟量更多地延迟。
5.如权利要求4所述的拼接显示装置，其中，所述I/O延迟校正输出引脚和所述I/O延迟校正输入引脚通过所述第M时序控制器外部的导线彼此连接。
6.如权利要求5所述的拼接显示装置，其中，所述当前级输入数据使能信号通过所述I/O延迟校正输出引脚、所述导线和所述I/O延迟校正输入引脚并且被输入到所述相邻延迟计算器。
7.如权利要求5所述的拼接显示装置，其中，所述导线被图案化在其上安装有所述第M时序控制器的控制印刷电路板上。
8.如权利要求5所述的拼接显示装置，其中，在所述导线与所述第二接口线之间进行阻抗匹配，以使得所述第M时序控制器的输入和输出延迟量与其中反映后级的所述第M+1时序控制器的输入和输出延迟量的输入和输出延迟量相同。
9.如权利要求2所述的拼接显示装置，其中，所述第M时序控制器还包括总延迟输入引脚，所述总延迟输入引脚被配置成通过不同于所述第一接口线的第三接口线接收由所述第M+1时序控制器生成并从所述第M+1时序控制器反馈的第一总延迟量，以及
所述第一总延迟量通过将从所述第M+1时序控制器直至第N时序控制器的相邻延迟量累加得到。
10.如权利要求9所述的拼接显示装置，其中，所述第M时序控制器还包括总延迟计算器，所述总延迟计算器被配置成将所述第M时序控制器与所述第M+1时序控制器之间的相邻延迟量添加到所述第一总延迟量，以生成第二总延迟量，以及
所述第二总延迟量通过将从所述第M时序控制器直至第N时序控制器的相邻延迟量累加得到。
11.如权利要求10所述的拼接显示装置，其中，所述第M时序控制器还包括输出控制器，所述输出控制器被配置成基于所述第二总延迟量延迟所述当前级输入数据使能信号，以生成输出数据使能信号，以及
所述输出数据使能信号被配置用于控制将所述图像数据输出到显示面板的时间，并且由所述第一至第N时序控制器同时生成。
12.如权利要求2所述的拼接显示装置，其中，所述第M时序控制器还包括配置成将所述当前级输入数据使能信号反馈到第M-1时序控制器的相邻延迟输入引脚的相邻延迟输出引脚。
13.如权利要求10所述的拼接显示装置，其中，所述第M时序控制器还包括配置成将由所述总延迟计算器生成的第二总延迟量反馈到第M-1时序控制器的总延迟输入引脚的总延迟输出引脚。
14.如权利要求1所述的拼接显示装置，其中，所述第一至第N时序控制器中的每一个被连接到属于所述多个显示模块中的一个的多个显示面板。
15.如权利要求1所述的拼接显示装置，其中，每个显示模块的时序控制器被安装在控制印刷电路板上，并通过分支电缆并联连接到所述显示模块的面板驱动电路。
16.如权利要求9所述的拼接显示装置，其中，所述第一接口线、所述第二接口线和所述第三接口线被包括在同一传输电缆中，并且被连接在相邻时序控制器之间。
17.如权利要求9所述的拼接显示装置，其中，所述第一接口线和所述第二接口线被包括在同一传输电缆中，并且所述第三接口线被包括在单独的传输电缆中。
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