KR20230103685A - 타일링 표시장치 - Google Patents

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박대성
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Abstract

본 명세서의 실시예에 따른 타일링 표시장치는 입력 데이터 인에이블 신호와 그에 동기된 영상 데이터를 출력하는 세트 보드, 및 캐스 캐이딩 방식의 제1 인터페이스 배선을 통해 제1 방향을 따라 순차 연결되고, 입력 데이터 인에이블 신호와 영상 데이터를 순차 딜레이되는 서로 다른 타이밍에서 수신하고, 독립적으로 생성된 출력 데이터 인에이블 신호를 기준으로 영상 데이터의 디스플레이 시점을 동기시키는 제1 내지 제N(N은 3이상의 자연수) 타이밍 제어부들을 포함한다.

Description

타일링 표시장치{Tiling Display Device}
이 명세서는 확장성이 가능한 타일링 표시장치에 관한 것이다.
대형 디스플레이는 옥내외 디지털 광고와 같은 다양한 분야에서 활용될 수 있다. 대형 디스플레이에 대한 수요를 충족시키기 위하여 확장성이 가능한 타일링 표시장치가 제안되고 있다. 타일링 표시장치는 복수의 표시 모듈들을 연결하여 단일 화면을 구성하는 것으로서, 연결되는 표시 모듈의 개수를 조절하여 원하는 화면 크기를 구현할 수 있는 장점이 있다.
타일링 표시장치에서 표시 모듈들은 캐스캐이딩 방식에 따라 순차적으로 영상 데이터를 수신하기 때문에, 영상 데이터의 수신 시점이 표시 모듈들에서 점차적으로 지연된다. 표시 모듈들 간 영상 데이터의 입력 편차로 인해 영상 출력의 편차가 생길 수 있다.
표시 모듈들 간 영상 출력 편차를 보정하기 위한 여러 가지 출력 동기화 기술이 알려져 있다. 하지만, 종래의 출력 동기화 기술은 이웃한 표시 모듈들 간의 인터페이싱 길이가 정형화 되어 있지 않은 타일링 표시장치에 적용될 수 없다.
따라서, 본 명세서의 실시예는 표시 모듈들 간의 정형 또는 비정형 연결 구조에 상관없이, 모든 표시 모듈들의 영상 출력 시점을 자동으로 일치시킬 수 있도록 한 타일링 표시장치를 제공한다.
본 명세서의 실시예에 따른 타일링 표시장치는 입력 데이터 인에이블 신호와 그에 동기된 영상 데이터를 출력하는 세트 보드, 및 캐스 캐이딩 방식의 제1 인터페이스 배선을 통해 제1 방향을 따라 순차 연결되고, 입력 데이터 인에이블 신호와 영상 데이터를 순차 딜레이되는 서로 다른 타이밍에서 수신하고, 독립적으로 생성된 출력 데이터 인에이블 신호를 기준으로 영상 데이터의 디스플레이 시점을 동기시키는 제1 내지 제N(N은 3이상의 자연수) 타이밍 제어부들을 포함한다.
제1 내지 제N 타이밍 제어부들 중에서 적어도 하나 이상은, 이웃한 전단 타이밍 제어부로부터 제1 인터페이스 배선을 통해 수신한 현재단의 입력 데이터 인에이블 신호와, 이웃한 후단 타이밍 제어부로부터 제1 인터페이스 배선과 다른 제2 인터페이스 배선을 통해 피드백 받은 후단의 입력 데이터 인에이블 신호를 이용하여, 출력 데이터 인에이블 신호를 생성하기 위해 후단 타이밍 제어부와의 인접 딜레이량을 독립적으로 산출한다.
본 실시예는 다음과 같은 효과가 있다.
본 실시예는 모든 표시 모듈들의 영상 출력 시점을 각 타이밍 제어부에서 자동으로 일치시킴으로써, 영상 출력의 비동기로 인한 화질 불량을 효과적으로 개선할 수 있다.
본 실시예는 모든 표시 모듈들을 대상으로 한 영상 출력 시점을 각 타이밍 제어부에서 자동으로 동기시킬 수 있기 때문에, 다양한 사용자 니드(need)에 따른 확장 및 변형 가능한 비정형 타일링 연결 구조에도 적용될 수 있고, 그 결과 사용자 편의성을 획기적으로 향상시킬 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 타일링 표시장치를 개략적으로 보여주는 도면이다.
도 2는 일 표시 모듈의 연결 구성을 보여주는 도면이다.
도 3 및 도 4는 마이크로 LED 기반의 표시 패널을 보여주는 도면들이다.
도 5는 표시 패널에 구비된 일 픽셀의 개략적인 등가 회로도이다.
도 6은 표시 모듈들 간의 비정형 연결 구조의 일 예를 보여주는 도면이다.
도 7은 제1 방향을 따라 순차 딜레이되는 서로 다른 타이밍에서 도 6의 타이밍 제어부들로 수신되는 입력 데이터 인에이블 신호들을 보여주는 도면이다.
도 8은 이웃한 타이밍 제어부들 간의 인접 딜레이량을 독립적으로 계산하기 위한 도 6의 타이밍 제어부들의 연결 구성을 보여주는 도면이다.
도 9는 도 8에 도시된 일부 타이밍 제어부의 내부 연결 구성을 상세히 보여주는 도면이다.
도 10은 도 9에 도시된 일부 타이밍 제어부의 동작 설명을 위한 파형도이다.
도 11은 도 8에 도시된 타이밍 제어부들에서 출력 데이터 인에이블 신호가 동시에 생성되는 것을 보여주는 도면이다.
도 12는 표시 모듈에서 구현되어야 할 입력 영상이 이웃한 두 개의 프레임들에서 변하는 일 예를 보여주는 도면이다.
도 13a는 본 실시예의 비교예로서 표시 모듈들 간의 영상 출력의 비동기로 인한 화질 불량의 예를 보여주는 도면이다.
도 13b는 본 실시예로서 표시 모듈들 간의 영상 출력의 동기를 통해 화질을 개선한 예를 보여주는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 명세서의 실시예에 따른 타일링 표시장치를 개략적으로 보여주는 도면이다. 도 2는 일 표시 모듈의 연결 구성을 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 타일링 표시장치(100)는 세트 보드(SET) 및 복수의 표시 모듈들(CB)을 포함한다. 각 표시 모듈(CB)은 캐비넷(cabinet)으로 칭해질 수도 있다.
표시 모듈들(CB)은 직렬 인터페이스 회로를 통해 서로 연결되어 대형 화면을 구성할 수 있다. 대형 화면의 전체 해상도는 각 표시 모듈(CB)의 단위 해상도의 총합으로 결정될 수 있다. 예컨대, 960*1080의 단위 해상도를 갖는 8개의 표시 모듈들(CB)로 한 화면이 구성된 경우, 화면의 전체 해상도는 3840*2160이 될 수 있다.
세트 보드(SET)는 입력 영상을 구현하기 위한 영상 데이터를 직렬 인터페이스 회로를 통해 표시 모듈들(CB) 중 어느 하나로 전송할 수 있다. 직렬 인터페이스 회로는 고속 및 대용량의 데이터 인터페이싱이 가능한 V-by-One(Vx1) 방식으로 구현될 수 있으나, 이에 한정되지 않는다.
각 표시 모듈(CB)은 복수개의 표시 패널들(PNL)과, 표시 패널들(PNL)을 구동시키기 위한 패널 구동회로들과, 패널 구동회로들의 동작 타이밍을 제어하는 타이밍 제어부(TCON)를 포함할 수 있다.
표시 패널들(PNL)은 마이크로 발광다이오드로(micro LED) 기반의 전계 발광 표시장치로 구현될 수 있으나, 이에 한정되지 않고 유기 또는 무기 발광다이오드 기반의 전계 발광 표시장치로 구현될 수도 있다.
타이밍 제어부들(TCON)은 V-by-One(Vx1) 등의 직렬 인터페이스 회로를 통해 서로 연결될 수 있다. 타이밍 제어부(TCON)들은 캐스 캐이딩(cascading) 방식으로 순차 연결되고, 입력 데이터 인에이블 신호와 그에 동기된 영상 데이터를 타이밍 제어부들(TCON)마다 서로 다른 타이밍(순차 딜레이된 타이밍)에서 수신할 수 있다. 타이밍 제어부(TCON)들은 영상 데이터의 디스플레이 시점(즉, 영상 출력 시점)을 일치시키기 위해 기존 대비 새로운 출력 동기화 기술을 채용한다.
본 실시예의 출력 동기화 기술은 타이밍 제어부(TCON)들에서 독립적으로 생성된 출력 데이터 인에이블 신호를 기준으로 모든 표시 모듈들(CB)에 대한 영상 출력 시점을 동기시키는 것이다. 본 실시예의 출력 동기화 기술에서 각 타이밍 제어부(TCON)는 동기화된 출력 데이터 인에이블 신호를 생성하기 위해 이웃한 후단 타이밍 제어부와의 인접 딜레이량을 독립적으로 산출할 수 있다. 따라서, 표시 모듈들(CB) 간의 정형 또는 비정형 타일링 연결 구조에 상관없이, 모든 표시 모듈들(CB)의 영상 출력 시점이 자동으로 일치될 수 있다.
각 표시 모듈(CB)의 타이밍 제어부(TCON)는 콘트롤 인쇄회로기판(CPCB)에 실장되고, 분기 케이블(CBL)을 통해 해당 표시 모듈(CB)의 패널 구동회로들에 병렬로 연결될 수 있다.
패널 구동회로는 동일한 표시 모듈(CB)을 구성하는 복수의 표시 패널들(PNL) 각각에 독립적으로 구비될 수 있다. 패널 구동회로는, 케이블(CBL)을 통해 타이밍 제어부(TCON)에 연결된 소스 인쇄회로기판(SPCB), 소스 인쇄회로기판(SPCB)에 실장된 메모리 회로(MEM), 소스 인쇄회로기판(SPCB)과 표시 패널(PNL)을 전기적으로 연결하는 도전성 필름(COF), 도전성 필름(COF) 상에 접합된 데이터 드라이버(SIC), 소스 인쇄회로기판(SPCB)에 전기적으로 연결된 게이트 드라이버와 전원 회로 등을 포함할 수 있다.
메모리 회로(MEM)는 패널 특성 정보를 저장하고 있는 비휘발성 메모리로서, 플래시 메모리 및/또는 EEPROM일 수 있다. 패널 특성 정보는 감마 세팅을 위한 보정 값, 픽셀들 간 구동 특성 편차/컬러 편차를 보상하기 위한 제1 보상값과 인접한 표시 패널들(PNL) 간의 경계부 편차를 보상하기 위한 제2 보상값 및 각종 화질 및 구동 제어 데이터를 포함할 수 있다. 패널 특성 정보 중에서, 대용량 데이터는 플래시 메모리에 저장되고, 저용량 데이터는 EEPROM에 저장될 수 있다.
타이밍 제어부(TCON)는 SPI(Serial Peripheral Interface) 등의 제어 인터페이스 회로를 통해 전달 받은 제어 명령 신호에 따라 패널 구동회로를 동작시켜 제어 명령 신호에 대응되는 타겟 동작을 실행하고, 타겟 동작의 실행 결과가 포함된 제어 응답 신호를 생성할 수 있다. 타겟 동작은 리셋, 뮤트(암전), APL(Average Picture Level) 레인지 변경, 감마 변경, 화질 보상값 업데이트, 펌 웨어 업데이트 등을 포함할 수 있다. 타겟 동작은 제어 명령 데이터를 특정 메모리로 라이트(write)하여 저장하는 동작과, 제어 실행 데이터를 특정 메모리로부터 리드 아웃(read-out)하는 동작을 더 포함할 수 있다.
도 3 및 도 4는 마이크로 LED 기반의 표시 패널을 보여주는 도면들이다. 그리고, 도 5는 표시 패널에 구비된 일 픽셀의 개략적인 등가 회로도이다.
도 3 및 도 4를 참조하면, 표시 패널들(PNL) 각각에는 입력 영상을 재현하기 위한 픽셀 어레이가 형성된다. 픽셀 어레이에는 다수의 픽셀들이 배치됨과 아울러, 상기 픽셀들을 구동하기 위한 신호 배선들이 배치될 수 있다. 이러한 신호 배선들은 데이터 전압(Vdata)을 픽셀들에 공급하기 위한 데이터 라인들(DL)과, 게이트 신호(GSIG)를 픽셀들에 공급하기 위한 게이트 라인들(GL)과, 전원 전압을 픽셀들에 공급하기 위한 전원 라인들을 포함할 수 있다.
픽셀들 각각은 마이크로 LED 칩(μLED chip)을 발광 소자(EL)로 포함할 수 있다. 마이크로 LED 칩(μLED chip)들은 TFT 백 플레인(Thin Film Transistor Backplane) 상에 위치하는 적색 칩(μLED chip_R)들, 녹색 칩(μLED chip_G)들, 및 청색 칩(μLED chip_B)들을 포함할 수 있다. R 픽셀은 적색 칩(μLED chip_R)을 발광 소자(EL)로 포함하고, G 픽셀은 녹색 칩(μLED chip_G)을 발광 소자(EL)로 포함하고, B 픽셀은 청색 칩(μLED chip_B)을 발광 소자(EL)로 포함한다.
마이크로 LED 칩(μLED chip)들은 R/G/B 도너(donor)들로부터 전사됨으로써 TFT 백 플레인 상에 탑재될 수 있다. 적색 칩(μLED chip_R)들은 R 도너(R Donor)로부터 전사되고, 녹색 칩(μLED chip_G)들은 G 도너(G Donor)로부터 전사되며, 청색 칩(μLED chip_B)들은 B 도너(B Door)로부터 전사될 수 있다. 전사 기술은 정전기력, 레이저, 속도 의존적인 점착력, 하중 의존적인 점착력 등을 이용할 수 있다. 전사 기술은 이에 한정되지 않고 전자기력에 기반한 자기 조립을 이용할 수도 있다.
TFT 백 플레인은 효율적인 구동을 위해 액티브 매트릭스 구조로 이루어질 수 있다. TFT 백 플레인 상에서, 데이터 라인들(DL)과 게이트 라인들(GL)과 전원 라인들에 의해 픽셀들이 정의될 수 있다.
복수의 픽셀들이 하나의 단위 픽셀을 구성할 수 있다. 예를 들어, 게이트 라인(GL)의 연장 방향 또는 데이터 라인(DL)의 연장 방향을 따라, 이웃하게 배치된 R(적색), G(녹색),B(청색) 픽셀들이 하나의 단위 픽셀을 구성할 수 있다.
도 5와 같이, 일 픽셀(PXL)은 발광 소자(EL), 구동 TFT(DT), 및 노드 회로(NCON)를 포함할 수 있다.
노드 회로(NCON)는 게이트 라인(GL) 및 데이터 라인(DL)과 연결될 수 있다. 노드 회로(NCON)는 데이터 라인(DL)으로부터 데이터 전압(Vdata)을 공급받고, 게이트 라인(GL)으로부터 게이트 신호(GSIG)를 공급받는다. 노드 회로(NCON)는 게이트 신호(GSIG)에 동기하여 데이터 전압(Vdata)을 구동 TFT(DT)의 게이트 전극에 인가함으로써, 구동 TFT(DT)의 게이트-소스 간 전압을 구동 전류의 생성 조건에 맞게 셋팅할 수 있다. 노드 회로(NCON)는 구동 TFT(DT)의 문턱 전압 및/또는 전자 이동도를 센싱하여 보상하는 내부 보상 회로를 포함할 수 있다.
구동 TFT(DT)는 게이트-소스 간 전압에 대응하여 구동 전류를 생성하는 구동 소자이다. 구동 TFT(DT)의 게이트 전극은 노드 회로(NCON)에 연결되고, 제1 전극(드레인 전극)은 고전위 픽셀전원(VDD)에 연결되며, 제2 전극(소스 전극)은 발광 소자(EL)에 연결될 수 있다.
발광 소자(EL)는 구동 TFT(DT)로부터 입력되는 구동 전류에 대응되는 세기로 발광하는 발광 소자이다. 발광 소자(EL)는 무기 발광층을 포함한 마이크로 발광다이오드로 구현될 수도 있다. 발광 소자(EL)의 제1 전극은 구동 TFT(DT)에 연결되고, 제2 전극은 저전위 픽셀전원(VSS)에 연결된다.
이러한 일 픽셀(PXL)의 연결 구성 및 동작은 일 예시일 뿐이므로, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 구동 TFT(DT)와 노드 회로(NCON)는 PMOS 기반으로 구현될 수 있고 NMOS 기반으로 구현될 수도 있다. 또한, 노드 회로(NCON)에 연결된 게이트 라인(GL)이 복수개일 수 있다.
도 6은 표시 모듈들 간의 비정형 타일링 연결 구조의 일 예를 보여주는 도면이다. 그리고, 도 7은 제1 방향을 따라 순차 딜레이되는 서로 다른 타이밍에서 도 6의 타이밍 제어부들로 수신되는 입력 데이터 인에이블 신호들을 보여주는 도면이다.
도 6 및 도 7을 참조하면, 제1 타이밍 제어부(TCON#1), 제2 타이밍 제어부(TCON#2), 제3 타이밍 제어부(TCON#3), 및 제4 타이밍 제어부(TCON#4)가 순차적으로 연결되고, 세트 보드(SET)가 제1 타이밍 제어부(TCON#1)에 연결된다. 세트 보드(SET)와 표시 모듈들 간의 연결 형태는 세트 보드의 형태 및/또는 타일링 시스템의 제작 방법 등에 따라 다를 수 있으며, 이에 따라 타이밍 제어부들(TCON#1~TCON#4)의 개수 및 위치도 달라질 수 있다. 타이밍 제어부들(TCON#1~TCON#4)은 Vx1 등의 제1 인터페이스 배선을 통해 서로 연결되는 데, 이때 특정 타이밍 제어부들(TCON#2과 TCON#3) 간의 상하 연결 길이(INT2)가 특정 타이밍 제어부들(TCON#1과 TCON#2, 및 TCON#3과 TCON#4) 간의 좌우 연결 길이(INT1)보다 더 길어질 수 있다.
데이터 인에이블 신호(DE)는 영상 데이터에 동기되어 순차 딜레이되면서 제1 내지 제4 타이밍 제어부들(TCON#1~TCON#4)로 전송될 수 있다. 세트 보드(SET)는 세트 출력 데이터 인에이블 신호(SET Output DE)의 라이징 에지(RE)에 동기시켜 제1 타이밍 제어부(TCON#1)으로 영상 데이터를 전송할 수 있으나 이에 한정되지 않는다. 제1 내지 제4 타이밍 제어부들(TCON#1~TCON#4) 각각은 순차 딜레이되어 입력되는 제1 내지 제4 입력 데이터 인에이블신호들(#1~#4 Input DE)의 라이징 에지들(RE)에 동기하여 영상 데이터를 수신할 수 있으나 이에 한정되지 않는다. 데이터 인에이블 신호(DE)와 영상 데이터 간의 동기 방식은 다양하게 변형될 수 있다.
타이밍 제어부들(TCON#1~TCON#4) 각각은 제1 인터페이스 배선을 통해 수신한 영상 데이터와 입력 데이터 인에이블 신호를 CDR(Clock and Data Recovery) 과정을 통해 디코딩하고, 디코딩한 영상 데이터를 화질 보상 알고리즘으로 보상 처리한다. 타이밍 제어부들(TCON#1~TCON#4) 각각은 디코딩된 영상 데이터와 입력 데이터 인에이블 신호(DE)를 인코딩한 후에 제1 인터페이스 배선을 통해 후단 타이밍 제어부로 송출한다. 영상 데이터와 입력 데이터 인에이블 신호(DE)는 상기 CDR 과정과 상기 입출력 과정에서 딜레이가 생긴다.
한편, 이웃한 타이밍 제어부들 간의 제1 인터페이스 배선이 정격 허용치보다 길어지면 데이터 인터페이싱의 효율이 저하되므로, 연결 길이(INT2)가 긴 특정 타이밍 제어부들, 이 경우 제2 타이밍 제어부(TCON#2)와 제3 타이밍 제어부(TCON#3) 사이에 리피터(Reapeater, REP)가 추가될 수 있다. 리피터(REP)는 CDR(Clock and Data Recovery) 동작을 수행하여 영상 데이터를 재 송출하기 때문에, 제2 타이밍 제어부(TCON#2)와 제3 타이밍 제어부(TCON#3) 사이에서 영상 데이터와 입력 데이터 인에이블 신호(DE)의 딜레이가 상대적으로 더 크게 발생할 수 있다.
예를 들어, 도 7과 같이, 제1 및 제2 타이밍 제어부들(TCON#1, TCON#2) 간의 인접 딜레이량은 "A"이고, 제3 및 제4 타이밍 제어부들(TCON#3, TCON#4) 간의 인접 딜레이량은 "C"인 경우, 리피터(REP)로 인한 추가 딜레이가 더 포함된 제2 및 제3 타이밍 제어부들(TCON#2, TCON#3) 간의 인접 딜레이량은 "B"일 수 있다. "B"는 "A" 및 "C" 각각보다 더 클 수 있다. "A"와 "C"는 서로 같을 수도 있고 서로 다를 수도 있다.
타이밍 제어부들(TCON#1~TCON#4)은 서로 다른 타이밍에서 영상 데이터와 입력 데이터 인에이블 신호(DE)를 수신하기 때문에, 영상 데이터가 표시 모듈들에 포함된 모든 표시 패널들로 동시에 기입되도록 하기 위해 동기화된 출력 데이터 인에이블 신호가 필요해진다.
동기화된 출력 데이터 인에이블 신호를 생성하기 위해, 레지스터 방식, 피드백 와이어 기술, 동기화 와이어 기술 등을 고려할 수 있다.
레지스터 방식에 따르면, 타이밍 제어부 마다의 고정 딜레이값이 전송 순서에 맞춰 미리 레지스터에 저장되어 있고, 각 타이밍 제어부는 고정 딜레이값에 맞춰 출력 데이터 인에이블 신호를 생성한다. 피드백 와이어 기술에 따르면, 데이터 인터페이싱 순서에 따른 첫번째 타이밍 제어부와 마지막번째 타이밍 제어부가 피드백 와이어를 통해 서로 연결되고, 첫번째 타이밍 제어부는 피드백 와이어를 통해 획득한 전체 딜레이를 각 타이밍 제어부로 균등 분배하여 출력 데이터 인에이블 신호의 생성 시점을 맞춘다. 동기화 와이어 기술은 모든 타이밍 제어부들에 공통적으로 연결된 동기화 와이어를 이용하여 출력 데이터 인에이블 신호의 생성 시점을 마지막번째 타이밍 제어부를 기준으로 세트 보드에서 맞춘다.
동기화 와이어 기술은 타일링 되는 타이밍 제어부의 연결 개수가 바뀔 때마다 재 설계되어야 하므로 확장성이 현저히 낮다. 레지스터 방식은 타이밍 제어부의 연결 개수, 타이밍 제어부당 소요되는 딜레이를 미리 알고 있는 경우에만 적용 가능하기 때문에, 다양한 사용자 니드(need)에 따른 확장 및 변형 가능한 비정형 타일링 연결 구조에는 적용될 수 없다. 레지스터 방식은 타일링되는 타이밍 제어부의 연결 개수, 타이밍 제어부당 소요되는 딜레이가 동일한 정형적인 타일링 연결 구조에만 적용 가능하다.
마찬가지로, 피드백 와이어 기술도 적어도 일부 타이밍 제어부에서 소요되는 딜레이가 나머지 타이밍 제어부에서 소요되는 딜레이와 다른 비정형 타일링 연결 구조에는 적용될 수 없다. 비정형 타일링 연결 구조의 경우, 타일링되는 타이밍 제어부마다 입출력 딜레이가 다를 수 있고, 도 6에서와 같이 일부 타이밍 제어부들 사이의 데이터 인터페이싱 길이가 상대적으로 더 길수도 있다. 따라서, 전체 딜레이를 타이밍 제어부의 연결 개수에 맞춰 균등 분배하는 피드백 와이어 기술을 비정형 타일링 연결 구조에 적용하면, 타이밍 제어부들 간의 영상 출력의 편차가 보정되기 어렵다.
이하에서, 후술되는 본 실시예의 출력 동기화 기술은 이웃한 타이밍 제어부들 사이마다 이뤄지는 딜레이 피드백 동작을 통해 각 타이밍 제어부와 마지막번째 타이밍 제어부 간의 딜레이 편차를 각 타이밍 제어부에서 독립적으로 계산하고, 이를 기반으로 출력 데이터 인에이블 신호를 동기시키는 기술이다.
본 실시예의 출력 동기화 기술은 정형/비정형 타일링 연결 구조에 상관없이 모든 표시 모듈들을 대상으로 한 영상 출력 시점을 각 타이밍 제어부에서 자동으로 동기시켜 타일링 표시장치의 화질을 개선할 수 있다.
모든 표시 모듈들을 대상으로 한 영상 출력 시점을 각 타이밍 제어부에서 자동으로 동기시킬 수 있기 때문에, 본 실시예의 출력 동기화 기술은 다양한 사용자 니드(need)에 따른 확장 및 변형 가능한 비정형 타일링 연결 구조에도 적용 가능하므로, 사용자 편의성을 증가시킬 수 있는 장점이 있다.
도 8은 이웃한 타이밍 제어부들 간의 인접 딜레이량을 독립적으로 계산하기 위한 도 6의 타이밍 제어부들의 연결 구성을 보여주는 도면이다. 도 9는 도 8에 도시된 일부 타이밍 제어부의 내부 연결 구성을 상세히 보여주는 도면이다. 도 10은 도 9에 도시된 일부 타이밍 제어부의 동작 설명을 위한 파형도이다. 그리고, 도 11은 도 8에 도시된 타이밍 제어부들에서 출력 데이터 인에이블 신호가 동시에 생성되는 것을 보여주는 도면이다.
도 8 내지 도 11을 참조하면, 제1 내지 제4 타이밍 제어부들(TCON#1~TCON#4)은 캐스 캐이딩 방식의 제1 인터페이스 배선(Vx1)을 통해 제1 방향을 따라 순차 연결되고, 입력 데이터 인에이블 신호(#1~#4 Input DE)와 영상 데이터를 순차 딜레이되는 서로 다른 타이밍에서 수신한다. 여기서, 제1 방향은 데이터 인터페이싱이 전달되는 방향으로서, 특정의 한 방향을 지칭하는 것이 아니다. 제1 방향은 타일링 연결 구조를 구현하기 위한 타이밍 제어부들(TCON#1~TCON#4)의 위치에 따라 상하좌우 네 방향 중 적어도 한 방향 이상을 포함할 수 있다.
제2 내지 제4 타이밍 제어부들(TCON#2~TCON#4) 각각은 제2 방향으로 이웃한 전단 타이밍 제어부(TCON#1~TCON#3)로부터 제1 인터페이스 배선(Vx1)을 통해 입력 데이터 인에이블 신호(#2~#4 Input DE)와 영상 데이터를 수신한다. 제2 방향은 피드백 인터페이싱이 전달되는 방향으로서, 제1 방향과 반대된다. 제2 방향은 타일링 연결 구조를 구현하기 위한 타이밍 제어부들(TCON#1~TCON#4)의 위치에 따라 상하좌우 네 방향 중 적어도 한 방향 이상을 포함할 수 있다.
제1 내지 제3 타이밍 제어부들(TCON#1~TCON#3) 각각은 제1 방향으로 이웃한 후단 타이밍 제어부(TCON#2~TCON#4)로부터 후단의 입력 데이터 인에이블 신호를 피드백 받아 후단 타이밍 제어부(TCON#2~TCON#4)와의 인접 딜레이량을 독립적으로 계산한다.
제1 내지 제3 타이밍 제어부들(TCON#1~TCON#3) 각각은 제1 인터페이스 배선(Vx1)과 다른 제2 인터페이스 배선(TTL)을 통해 제1 방향으로 이웃한 후단 타이밍 제어부(TCON#2~TCON#4)로부터 후단의 입력 데이터 인에이블 신호(#2~#4 Input DE)를 피드백 받는다.
제1 타이밍 제어부(TCON#1)가 데이터 인터페이싱을 위한 첫번째 타이밍 제어부로 예시되고, 제4 타이밍 제어부(TCON#4)가 데이터 인터페이싱을 위한 마지막번째 타이밍 제어부로 예시될 수 있다.
제1 타이밍 제어부(TCON#1)는 데이터 인터페이싱을 위한 첫번째 타이밍 제어부이기 때문에, 딜레이 피드백 동작을 위해 딜레이 입력핀들(OD_I, PD_I)만이 사용될 수 있다. 제4 타이밍 제어부(TCON#4)는 데이터 인터페이싱을 위한 마지막번째 타이밍 제어부이기 때문에, 딜레이 피드백 동작을 위해 딜레이 출력핀들(OD_O, PD_O)만이 사용될 수 있다. 제1 및 제4 타이밍 제어부들(TCON#1, TCON#4)에서 "DC_I" 및 "DC_O"는 딜레이 피드백 동작을 위한 것이 아니라 입출력 딜레이(I/O 딜레이)를 보정하기 위한 I/O 보정용 입출력핀들이다.
제2 및 제3 타이밍 제어부들(TCON#2,TCON#3) 각각은 딜레이 피드백 동작을 위해 딜레이 입력핀들(OD_I, PD_I)과 딜레이 출력핀들(OD_O, PD_O)을 모두 사용될 수 있다.
딜레이 입력핀들(OD_I, PD_I)은 인접 딜레이 입력핀(PD_I)과 오버롤 딜레이 입력핀(OD_I)을 포함하고, 딜레이 출력핀들(OD_O, PD_O)은 인접 딜레이 출력핀(PD_O)과 오버롤 딜레이 출력핀(OD_O)을 포함한다.
인접 딜레이 출력핀(PD_O)과 인접 딜레이 입력핀(PD_I)은 이웃한 타이밍 제어부들 간의 인접 딜레이량을 계산하는 데 이용된다. 이웃한 타이밍 제어부들 사이에서, 인접 딜레이 출력핀(PD_O)과 인접 딜레이 입력핀(PD_I)이 제2 인터페이스 배선(TTL)을 통해 서로 연결될 수 있다.
오버롤 딜레이 입력핀(OD_I)은 후단 타이밍 제어부에서 생성된 후단 오버롤 딜레이량을 후단 타이밍 제어부로부터 피드백 받는 데 이용된다. 후단 오버롤 딜레이량은 후단 타이밍 제어부와 마지막번째 타이밍 제어부(TCON#4) 간의 오버롤 딜레이량을 의미한다. 오버롤 딜레이 출력핀(OD_O)은 현재단 타이밍 제어부에서 생성된 현재단 오버롤 딜레이량을 전단 타이밍 제어부로 피드백하는 데 이용된다. 현재단 오버롤 딜레이량은 현재단의 인접 딜레이량과 후단 오버롤 딜레이량이 더해진 결과로서, 현재단 타이밍 제어부와 마지막번째 타이밍 제어부(TCON#4) 간의 오버롤 딜레이량을 의미한다.
본 실시예에서, 제1 내지 제3 인터페이스 배선들(Vx1,TTL,SPI)이 동일한 전송 케이블(ICL) 내에 포함되어 이웃한 타이밍 제어부들 사이에 연결될 수 있으나 이에 한정되지 않는다. 도 8에서와 같이, 제1 및 제2 인터페이스 배선들(Vx1,TTL)만이 동일한 전송 케이블(ICL)에 포함되고, 제3 인터페이스 배선(SPI)은 별도의 전송 케이블에 포함될 수도 있다.
제2 타이밍 제어부(TCON#2)를 일 예로 하여, 데이터 인터페이싱, 피드백 인터페이싱, 및 출력 동기화를 구현하기 위한 타이밍 제어부의 구성 및 동작을 설명하면 다음과 같다.
제2 타이밍 제어부(TCON#2)는, 제2 방향으로 이웃한 제1 타이밍 제어부(TCON#1)로부터 제1 인터페이스 배선(Vx1)을 통해 입력 데이터 인에이블 신호(#2 Input DE)와 그에 동기된 영상 데이터를 수신하고, 제1 방향으로 이웃한 제3 타이밍 제어부(TCON#3)로부터 제2 인터페이스 배선(TTL)을 통해 후단의 입력 데이터 인에이블 신호(#3 Input DE)를 피드백 받는다. 후단의 입력 데이터 인에이블 신호(#3 Input DE)는 제3 타이밍 제어부(TCON#3)에서 수신한 입력 데이터 인에이블 신호이다.
제2 타이밍 제어부(TCON#2)는 인접 딜레이 입력핀(#2 PD_I), Vx1 수신부(#2 RX), Vx1 송신부(#2 TX), 인접 딜레이 계산부(#2 DCHK)를 포함할 수 있다.
인접 딜레이 입력핀(#2 PD_I)은 제3 타이밍 제어부(TCON#3)에서 수신한 후단의 입력 데이터 인에이블 신호(#3 Input DE)를, 제3 타이밍 제어부(TCON#3)의 인접 딜레이 출력핀(#3 PD_O)으로부터 피드백 받기 위한 것이다. 제2 타이밍 제어부(TCON#2)의 인접 딜레이 입력핀(#2 PD_I)과 제3 타이밍 제어부(TCON#3)의 인접 딜레이 출력핀(#3 PD_O)은 제2 인터페이스 배선(TTL)을 통해 서로 연결될 수 있다. 제2 타이밍 제어부(TCON#2)와 제3 타이밍 제어부(TCON#3) 사이에 연결된 리피터(REP)는 생략될 수 있다.
Vx1 수신부((#2 RX)는 제1 타이밍 제어부(TCON#1)로부터 제1 인터페이스 배선(Vx1)을 통해 입력 데이터 인에이블 신호(#2 Input DE)와 그에 동기된 영상 데이터를 수신한다. 입력 데이터 인에이블 신호(#2 Input DE)는 후단의 입력 데이터 인에이블 신호(#3 Input DE)보다 덜 딜레이된 현재단의 입력 데이터 인에이블 신호가 된다. Vx1 수신부(#2 RX)는 CDR 회로를 포함하여 입력 데이터 인에이블 신호(#2 Input DE)와 그에 동기된 영상 데이터를 복원 및 화질 보상 처리한다.
Vx1 송신부(#2 TX)는 입력 데이터 인에이블 신호(#2 Input DE)와 그에 동기된 영상 데이터를 인코딩한 후, 인코딩 된 신호를 제1 인터페이스 배선(Vx1)을 통해 제3 타이밍 제어부(TCON#3)로 전송할 수 있다.
인접 딜레이 계산부(#2 DCHK)는 인접 딜레이 입력핀(PD_I)과 전기적으로 연결된다. 인접 딜레이 계산부(#2 DCHK)는 후단의 입력 데이터 인에이블 신호(#3 Input DE)와 현재단의 입력 데이터 인에이블 신호(#2 Input DE)를 입력 받아, 제2 타이밍 제어부(TCON#2)와 제3 타이밍 제어부(TCON#3) 간의 인접 딜레이량을 계산 및 출력한다.
후단의 입력 데이터 인에이블 신호(#3 Input DE)에는 입출력 딜레이(I/O Delay between #3 & #2)가 더 반영되어 있다. 이러한 입출력 딜레이는 피드백 과정이 반복될수록 누적되면서 전단의 타이밍 제어부로 전달될 수 있기 때문에, 딜레이 계산의 정확도를 떨어뜨릴 수 있다.
입출력 딜레이(I/O Delay between #3 & #2)를 상쇄시키기 위해, 제2 타이밍 제어부(TCON#2)는 I/O 딜레이 보정용 출력핀(#2 DC_O)과 I/O 딜레이 보정용 입력핀(#2 DC_I)이 더 사용될 수 있다. I/O 딜레이 보정용 출력핀(#2 DC_O)과 I/O 딜레이 보정용 입력핀(#2 DC_I)은 후단의 입력 데이터 인에이블 신호(#3 Input DE)에 더 반영되어 있는 입출력 딜레이(I/O Delay between #3 & #2) 만큼 현재단의 입력 데이터 인에이블 신호(#2 Input DE)를 더 딜레이 시키기 위한 것이다. 정확한 딜레이 매칭을 위해, 제2 타이밍 제어부(TCON#2)의 I/O 딜레이 보정용 출력핀(#2 DC_O)은 제3 타이밍 제어부(TCON#3)의 인접 딜레이 출력핀(#3 PD_O)과 동일한 특성을 갖도록 설계될 수 있다. 또한, 제2 타이밍 제어부(TCON#2)에서, I/O 딜레이 보정용 입력핀(#2 DC_I)은 인접 딜레이 입력핀(#2 PD_I)과 동일한 특성을 갖도록 설계될 수 있다.
I/O 딜레이 보정용 출력핀(#2 DC_O)은 Vx1 수신부(#2 RX)의 출력단에 연결된다. I/O 딜레이 보정용 출력핀(#2 DC_O)과 I/O 딜레이 보정용 입력핀(#2 DC_I)은 제2 타이밍 제어부(TCON#2)의 바깥에 있는 도전성 와이어(CW)를 통해 서로 전기적으로 연결될 수 있다. 따라서, 현재단의 입력 데이터 인에이블 신호(#2 Input DE)는 I/O 딜레이 보정용 출력핀(#2 DC_O)과, 도전성 와이어(CW)와, I/O 딜레이 보정용 입력핀(#2 DC_I)을 통과함으로써, 입출력 딜레이(I/O Delay in #2)가 반영된 상태로 인접 딜레이 계산부(#2 DCHK)로 입력될 수 있다.
도전성 와이어(CW)는 제2 타이밍 제어부(TCON#2)가 실장된 콘트롤 인쇄회로기판(도 2의 CPCB 참조) 상에 패터닝될 수 있다. 제2 타이밍 제어부(TCON#2)의 입출력 딜레이(I/O Delay in #2)와 후단의 제3 타이밍 제어부(TCON#3)의 입출력 딜레이(I/O Delay in #3)가 반영된 입출력 딜레이(I/O Delay between #3 & #2)가 서로 같아지도록, 도전성 와이어(CW)는 제2 인터페이스 배선(TTL)과 임피던스 매칭되는 것이 보다 바람직하다.
인접 딜레이 계산부(#2 DCHK)는 I/O 딜레이 보정용 입력핀(#2 DC_I)의 입력과 인접 딜레이 입력핀(#2 PD_I)의 입력을 차(-) 연산함으로써, 제2 타이밍 제어부(TCON#2)와 제3 타이밍 제어부(TCON#3) 간의 인접 딜레이량을 계산할 수 있다.
제2 타이밍 제어부(TCON#2)는 오버롤 딜레이 입력핀(#2 OD_I), 오버롤 딜레이 계산부(#2 DCON), 오버롤 딜레이 출력핀(#2 OD_O), 및 출력 제어부(#2 GEN)이 더 사용될 수 있다.
오버롤 딜레이 입력핀(#2 OD_I)은 제3 타이밍 제어부(TCON#3)에서 생성된 제1 오버롤 딜레이량(Overall Delay(#3 & #4))을 제3 인터페이스 배선(SPI)을 통해 제3 타이밍 제어부(TCON#3)로부터 피드백 받기 위한 것이다. 제1 오버롤 딜레이량(Overall Delay(#3 & #4))은 제3 타이밍 제어부(TCON#3)에서부터 제4 타이밍 제어부(TCON#4)까지의 인접 딜레이량들의 누적으로 이루질 수 있다. 제4 타이밍 제어부(TCON#4)가 마지막번째 타이밍 제어부이므로, 제1 오버롤 딜레이량(Overall Delay(#3 & #4))은 제3 타이밍 제어부(TCON#3)과 제4 타이밍 제어부(TCON#4) 간의 인접 딜레이량(도 11, "C")일 수 있다. 도 11의 "XX"는 각 타이밍 제어부의 내부 프로세스 처리 시간으로서, 모든 타이밍 제어부들에서 서로 동일할 수 있다.
오버롤 딜레이 계산부(#2 DCON)는 제2 타이밍 제어부(TCON#2)와 제3 타이밍 제어부(TCON#3) 간의 인접 딜레이량(도 11, "B")을 제1 오버롤 딜레이량(도 11, "C")에 더하여 제2 오버롤 딜레이량(Overall Delay(#2 & #3 & #4))을 계산할 수 있다. 제2 오버롤 딜레이량(Overall Delay(#2 & #3 & #4))(도 11, OD_(B+C))은 제2 타이밍 제어부(TCON#2)에서부터 제4 타이밍 제어부(TCON#4)까지의 인접 딜레이량들의 누적으로 이루어진다.
출력 제어부(#2 GEN)는 제2 오버롤 딜레이량(Overall Delay(#2 & #3 & #4))을 기반으로 하여 현재단의 입력 데이터 인에이블 신호(#2 Input DE)를 딜레이시켜 출력 데이터 인이에블 신호(#2 Output DE)를 생성한다. 출력 데이터 인이에블 신호(#2 Output DE)는 영상 데이터가 대응 표시 패널로 출력되는 시점을 제어하기 위한 것이다.
한편, 제2 오버롤 딜레이량(Overall Delay(#2 & #3 & #4))은 오버롤 딜레이 출력핀(#2 OD_O)을 통해 제1 타이밍 제어부(TCON#1)로 피드백된다. 그러면, 제1 타이밍 제어부(TCON#1)는 동일한 방식으로 제1 타이밍 제어부(TCON#1)와 제2 타이밍 제어부(TCON#2) 간의 인접 딜레이량(도 11, "A")을 계산하고, 인접 딜레이량(도 11, "A")을 제2 오버롤 딜레이량(Overall Delay(#2 & #3 & #4))에 더하여 최종 오버롤 딜레이량(Overall Delay(#1 & #2 & #3 & #4)) (도 11, OD_(A+B+C))를 계산한다.
한편, 마지막번째 타이밍 제어부(TCON#4)는 입력 데이터 인에이블 신호(#4 Input DE)로부터 내부 프로세스 처리 시간(XX)만큼 지연된 후에 출력 데이터 인이에블 신호(#4 Output DE)를 생성할 수 있다. 제1 내지 제3 타이밍 제어부들(TCON#1~TCON#3) 각각은 마지막번째 타이밍 제어부(TCON#4)의 최종 딜레이가 반영된 입력 데이터 인에이블 신호(#4 Input DE)를 기준으로 하여 출력 데이터 인이에블 신호(#1,#2,#3 Output DE)를 독립적으로 생성할 수 있다.
출력 데이터 인이에블 신호(#1,#2,#3,#4 Output DE)는 마지막번째 타이밍 제어부(TCON#4)의 최종 딜레이를 기준으로 하여 생성되기 때문에, 제1 내지 제4 타이밍 제어부들(TCON#1~TCON#4)은 자동으로 동기가 맞춰질 수 있다.
도 12는 표시 모듈에서 구현되어야 할 입력 영상이 이웃한 두 개의 프레임들에서 변하는 일 예를 보여주는 도면이다. 도 13a는 본 실시예의 비교예로서 표시 모듈들 간의 영상 출력의 비동기로 인한 화질 불량의 예를 보여주는 도면이다. 그리고, 도 13b는 본 실시예로서 표시 모듈들 간의 영상 출력의 동기를 통해 화질을 개선한 예를 보여주는 도면이다.
도 12와 같이 제N 프레임과 제N+1 프레임에서 영상 데이터가 급변하는 경우, 캐스 캐이딩 방식에 따라 순차적으로 영상 데이터를 수신하는 표시 모듈들 간에 동기된 출력 데이터 인이에블 신호에 의해 영상 데이터의 출력 시점이 일치(도 13b 참조)되면, 그렇지 않은 경우(도 13a 참조)에 비해 출력 비동기로 인한 화질 불량이 획기적으로 개선될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
PD_I: 인접 딜레이 입력핀 PD_O: 인접 딜레이 출력핀
OD_I: 오버롤 딜레이 입력핀 OD_O: 오버롤 딜레이 출력핀
DC_I: I/O 보정용 입력핀 DC_O: I/O 보정용 출력핀
RX: 수신부 TX: 송신부
DCHK: 인접 딜레이 계산부 DCON: 오버롤 딜레이 계산부
GEN: 출력 제어부

Claims (14)

  1. 입력 데이터 인에이블 신호와 그에 동기된 영상 데이터를 출력하는 세트 보드; 및
    캐스 캐이딩 방식의 제1 인터페이스 배선을 통해 제1 방향을 따라 순차 연결되고, 상기 입력 데이터 인에이블 신호와 상기 영상 데이터를 순차 딜레이되는 서로 다른 타이밍에서 수신하고, 독립적으로 생성된 출력 데이터 인에이블 신호를 기준으로 상기 영상 데이터의 디스플레이 시점을 동기시키는 제1 내지 제N(N은 3이상의 자연수) 타이밍 제어부들을 포함하고,
    상기 제1 내지 제N 타이밍 제어부들 중에서 적어도 하나 이상은,
    이웃한 전단 타이밍 제어부로부터 제1 인터페이스 배선을 통해 수신한 현재단의 입력 데이터 인에이블 신호와, 이웃한 후단 타이밍 제어부로부터 상기 제1 인터페이스 배선과 다른 제2 인터페이스 배선을 통해 피드백 받은 후단의 입력 데이터 인에이블 신호를 이용하여,
    상기 출력 데이터 인에이블 신호를 생성하기 위해 상기 후단 타이밍 제어부와의 인접 딜레이량을 독립적으로 산출하는 타일링 표시장치.
  2. 제 1 항에 있어서,
    제M(M은 1보다 크고 상기 N보다 작은 자연수) 타이밍 제어부는,
    상기 제1 인터페이스 배선을 통해 제M+1 타이밍 제어부에서 수신한 상기 후단의 입력 데이터 인에이블 신호를, 상기 제2 인터페이스 배선을 통해 상기 제M+1 타이밍 제어부의 인접 딜레이 출력핀으로부터 피드백 받기 위한 인접 딜레이 입력핀;
    상기 후단의 입력 데이터 인에이블 신호보다 덜 딜레이된 상기 현재단의 입력 데이터 인에이블 신호를 상기 제1 인터페이스 배선을 통해 수신하는 수신부; 및
    상기 현재단의 입력 데이터 인에이블 신호와 상기 후단의 입력 데이터 인에이블 신호를 기반으로, 상기 제M+1 타이밍 제어부와의 인접 딜레이량을 출력하는 인접 딜레이 계산부를 포함하는 타일링 표시장치.
  3. 제 2 항에 있어서,
    상기 제M 타이밍 제어부의 인접 딜레이 입력핀과 상기 제M+1 타이밍 제어부의 인접 딜레이 출력핀은, 상기 제2 인터페이스 배선을 통해 서로 연결된 타일링 표시장치.
  4. 제 3 항에 있어서,
    상기 제M 타이밍 제어부는,
    상기 후단의 입력 데이터 인에이블 신호에 더 반영되어 있는 입출력 딜레이만큼 상기 현재단의 입력 데이터 인에이블 신호를 더 딜레이시키기 위한 I/O 딜레이 보정용 출력핀과 I/O 딜레이 보정용 입력핀을 더 포함한 타일링 표시장치.
  5. 제 4 항에 있어서,
    상기 I/O 딜레이 보정용 출력핀과 상기 I/O 딜레이 보정용 입력핀은,
    상기 제M 타이밍 제어부의 바깥에 있는 도전성 와이어를 통해 서로 연결된 타일링 표시장치.
  6. 제 5 항에 있어서,
    상기 현재단의 입력 데이터 인에이블 신호는,
    상기 I/O 딜레이 보정용 출력핀과 상기 도전성 와이어와 상기 I/O 딜레이 보정용 입력핀을 통과하여 상기 인접 딜레이 계산부로 입력되는 타일링 표시장치.
  7. 제 5 항에 있어서,
    상기 도전성 와이어는,
    상기 제M 타이밍 제어부가 실장된 콘트롤 인쇄회로기판 상에 패터닝 된 타일링 표시장치.
  8. 제 5 항에 있어서,
    상기 도전성 와이어는,
    상기 제2 인터페이스 배선과 임피던스 매칭된 타일링 표시장치.
  9. 제 2 항에 있어서,
    상기 제M 타이밍 제어부는,
    상기 제M+1 타이밍 제어부에서 생성된 제1 오버롤 딜레이량을 상기 제1 인터페이스 배선과 다른 제3 인터페이스 배선을 통해 상기 제M+1 타이밍 제어부로부터 피드백 받기 위한 오버롤 딜레이 입력핀을 더 포함하고,
    상기 제1 오버롤 딜레이량은,
    상기 제M+1 타이밍 제어부로부터 상기 제N 타이밍 제어부까지의 인접 딜레이량들의 누적으로 이루어진 타일링 표시장치.
  10. 제 9 항에 있어서,
    상기 제M 타이밍 제어부는,
    상기 제M 타이밍 제어부와 상기 제M+1 타이밍 제어부 간의 인접 딜레이량을 상기 제1 오버롤 딜레이량에 더하여 제2 오버롤 딜레이량을 생성하는 오버롤 딜레이 계산부를 더 포함하고,
    상기 제2 오버롤 딜레이량은,
    상기 제M 타이밍 제어부로부터 제N 타이밍 제어부까지의 인접 딜레이량들의 누적으로 이루어진 타일링 표시장치.
  11. 제 10 항에 있어서,
    상기 제M 타이밍 제어부는,
    상기 제2 오버롤 딜레이량을 기반으로 하여 상기 현재단의 입력 데이터 인에이블 신호를 딜레이시켜, 출력 데이터 인에이블 신호를 생성하는 출력 제어부를 더 포함하고,
    상기 출력 데이터 인에이블 신호는,
    상기 영상 데이터가 대응되는 표시 패널로 출력되는 시점을 제어하기 위한 것이고, 상기 제1 내지 제N 타이밍 제어부들에서 서로 동일한 시점에서 생성되는 타일링 표시장치.
  12. 제 2 항에 있어서,
    상기 제M 타이밍 제어부는,
    상기 현재단의 입력 데이터 인에이블 신호를, 상기 제M-1 타이밍 제어부의 인접 딜레이 입력핀으로 피드백 시키기 위한 인접 딜레이 출력핀을 더 포함한 타일링 표시장치.
  13. 제 10 항에 있어서,
    상기 제M 타이밍 제어부는,
    상기 오버롤 딜레이 계산부에서 생성된 제2 오버롤 딜레이량을 상기 제M-1 타이밍 제어부의 오버롤 딜레이 입력핀으로 피드백 시키기 위한 오버롤 딜레이 출력핀을 더 포함한 타일링 표시장치.
  14. 제 1 항에 있어서,
    상기 타이밍 제어부들 각각은 복수의 표시 패널에 연결된 타일링 표시장치.
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