CN116387310A - 半导体芯片的制造方法 - Google Patents
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Abstract
本发明公开了半导体芯片的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和淡掺杂的外延层，所述硬掩模介质层包括第一氧化硅、第一氮化硅；采用光刻、刻蚀工艺，去除第一设定区域的硬掩模介质层；以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽；采用热氧化工艺，在第一沟槽之中生长第二氧化硅；去除第一氮化硅，生长第二氮化硅；采用光刻、刻蚀工艺，去除第二设定区域的第二氮化硅和第一氧化硅，所述第二设定区域为预设沟槽型半导体芯片元胞的区域。本发明具备消除了台阶高度差的问题，降低了工艺难度，可大幅提高芯片的集成度的优点。
Description
技术领域
本发明涉及芯片制造领域，尤其涉及半导体芯片的制造方法。
背景技术
静电放电现象在半导体芯片的封装、使用等各个环节中都存在，容易造成芯片损坏，因此，在半导体芯片内部或者外围都要求设计静电保护电路。
沟槽型半导体芯片是半导体芯片的一种，包括沟槽型MOSFET、沟槽型IGBT等芯片，这些半导体芯片的栅氧化层都很薄(仅10～100纳米)，非常容易被静电放电而击穿，针对这类器件的静电保护电路，通常是在芯片内部集成由正、反向PN结串联组成的二极管，然后将所述二极管的两端分别连接于芯片的栅极和源极，当外来静电放电时，所述二极管快速泄放静电脉冲的能量从而避免栅氧化层被击穿。具体的工艺方法中，都需要比较厚的绝缘层(通常采用氧化硅)将沟槽型半导体芯片的元胞区和所述二极管在芯片内部做隔离，而且所述二极管通常都采用多晶硅二极管，即将多晶硅二极管布置在绝缘层表面，正因为如此，在芯片内部，静电保护电路区域与元胞区在工艺结构上存在较大的台阶高度差，这种台阶高度差增加了后段工艺难度，降低了芯片的集成度。
针对芯片内部集成静电保护电路所带来的台阶高度差的问题，本领域人员一直在持续努力改进其工艺结构和工艺方法，在现有的公开技术中，发明专利201610768814.9揭示了一种工艺方法，采用局部氧化工艺在硅表面生长场氧化层然后在场氧化层表面制作多晶硅二极管，本领域人员都能理解，局部氧化工艺生长场氧化层的过程中会消耗掉一部分硅，即场氧化层的底部会低于硅平面，但这种方法制作的场氧化层的顶部仍然显著高于硅平面，在场氧化层表面生长的多晶硅的顶部更是远远高于硅平面，因此这种工艺方法并没有从根本上解决台阶高度差的问题(而只是略微降低了台阶高度差，以及企图解决发明人揭露的其它问题)，这种方法的后段工艺难度仍然很大，芯片的集成度仍然很低。
本领域人员都知道，为了使得多晶硅二极管达到快速泄放静电脉冲能量的作用，需要将多晶硅二极管制作成齐纳二极管，比较通俗的做法即PN结的一侧为浓掺杂而另一侧为淡掺杂，比如浓掺杂的P型多晶硅与淡掺杂的N型多晶硅、或者浓掺杂的N型多晶硅与淡掺杂的P型多晶硅组成PN结，由这样的PN结组成多晶硅二极管；另一方面，沟槽型半导体芯片的多晶硅栅必然是浓掺杂的多晶硅、其掺杂浓度越大越好(这样的话栅极寄生电阻越小)，且其掺杂类型与芯片的沟道类型相同，即N沟道半导体芯片的多晶硅栅为浓掺杂的N型多晶硅，P沟道半导体芯片的多晶硅栅为浓掺杂的P型多晶硅。如此，芯片内部至少出现了三种不同掺杂类型(或不同掺杂浓度)的多晶硅。为了实现所述三种不同掺杂类型(或不同掺杂浓度)的多晶硅，最容易想到的方法是采用两层多晶硅分别制作多晶硅栅和多晶硅二极管，即首先采用第一层多晶硅制作多晶硅栅，然后采用第二层多晶硅制作多晶硅二极管，但是在传统方法中采用两层多晶硅分别制作多晶硅栅和多晶硅二极管的做法存在一些技术问题：在采用第一层多晶硅制作多晶硅栅之后，需采用低温化学气相淀积(CVD)工艺生长厚度为180～300纳米的氧化硅作为隔离层，然后在隔离层上方采用第二层多晶硅制作多晶硅二极管，为使得源区离子注入掺杂顺利进行，需在源区光刻之前采用湿法腐蚀工艺去除多晶硅二极管之外的区域的氧化硅，由于低温化学气相淀积工艺生长的氧化硅的腐蚀速率远远大于热氧化工艺生长的氧化硅的腐蚀速率，此步湿法腐蚀工艺容易在多晶硅二极管的边缘一圈形成空洞，导致漏电；另一方面，采用低温化学气相淀积工艺生长的氧化硅，其致密性不如热氧化工艺生长的氧化硅，因此其隔离效果比较差，为提高其隔离效果，需要增加氧化硅的厚度，但这无疑是增加了芯片内部的台阶高度差，后段工艺难度和集成度的问题也就更突出了。
本发明针对现有技术中沟槽型半导体芯片内部集成静电保护电路的工艺中存在的台阶高度差问题、以及采用两层多晶硅分别制作多晶硅栅和多晶硅二极管的工艺方法中存在的技术问题，提出一种新的制造方法，解决所述问题。
发明内容
本发明提供了半导体芯片的制造方法，具备消除了台阶高度差的问题，降低了工艺难度，可大幅提高芯片的集成度的优点，解决了现有技术中存在的增加了芯片内部的台阶高度差，后段工艺难度和集成度的问题。
根据本申请实施例提供的半导体芯片的制造方法，包括如下步骤：
在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和淡掺杂的外延层，所述硬掩模介质层包括第一氧化硅、第一氮化硅；
采用光刻、刻蚀工艺，去除第一设定区域的硬掩模介质层；
以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽；
采用热氧化工艺，在第一沟槽之中生长第二氧化硅；
去除第一氮化硅，生长第二氮化硅；
采用光刻、刻蚀工艺，去除第二设定区域的第二氮化硅和第一氧化硅，所述第二设定区域为预设沟槽型半导体芯片元胞的区域；
以第二氮化硅为阻挡层，采用刻蚀工艺，在半导体基片之中形成宽度为0.15～0.3微米、深度为0.8～2.0微米的第二沟槽，去除第二氮化硅；
采用热氧化工艺，在所述第二沟槽之中生长厚度为10～100纳米的第三氧化硅；
淀积厚度为0.6～1.6微米的掺杂的第一多晶硅；
采用刻蚀工艺，去除第二沟槽之外的第一多晶硅，采用热氧化工艺，在第一多晶硅的顶部生长厚度为30～150纳米的第四氧化硅，淀积未掺杂的第二多晶硅；
对第二多晶硅进行第一离子注入掺杂、然后退火，形成淡掺杂的第三多晶硅；采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的第三多晶硅；
采用离子注入、退火工艺，形成体区；采用光刻、离子注入、退火工艺，形成源区，以及同步在第三设定区域形成浓掺杂的第四多晶硅，所述第三设定区域位于第一设定区域中；
采用光刻、刻蚀工艺，形成第一接触孔，第二接触孔，第三接触孔，第一接触孔用于引出沟槽型半导体芯片的源区，第二接触孔和第三接触孔分别用于引出静电保护电路即多晶硅二极管的两端；
所述采用热氧化工艺，在第一沟槽之中生长第二氧化硅，第二氧化硅的厚度为150～600纳米，远远大于第三氧化硅的厚度，小于所述第一沟槽的深度；
所述采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的第三多晶硅，所述第二多晶硅的厚度大于所述第二氧化硅的上表面至硅平面的台阶高度差；
所述采用热氧化工艺，在第一多晶硅的顶部生长厚度为30～150纳米的第四氧化硅，所述第四氧化硅的作用在于，在采用刻蚀工艺，去除第二沟槽之外的第一多晶硅步骤之后第一多晶硅的顶部比硅平面略低，经此步热氧化工艺，第四氧化硅的顶部与第一氧化硅的上表面平齐。
优选地，所述第一氧化硅的厚度为20～30纳米，所述第一氮化硅的厚度为200～400纳米。
优选地，所述以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽；
所述第一沟槽的深度为600～2000纳米，宽度为150～200微米，所述第一沟槽的宽度大于所述硬掩模介质层的刻蚀宽度，所述第一沟槽的边缘一圈位于所述硬掩模介质层的下方。
优选地，所述采用刻蚀工艺，去除第二沟槽之外的第一多晶硅，所述刻蚀工艺为各向异性刻蚀，不发生横向刻蚀，只发生纵向刻蚀，纵向刻蚀的工艺深度等于步骤淀积厚度为0.6～1.6微米的掺杂的第一多晶硅中第一多晶硅的淀积厚度。
优选地，在对第二多晶硅进行第一离子注入掺杂、退火，形成淡掺杂的第三多晶硅步骤之中，第四氧化硅作为阻挡层防止第二多晶硅中的掺杂物在退火工艺中向第一多晶硅中扩散，以及在采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的第三多晶硅步骤之中作为停止层防止化学机械研磨工艺损伤到第一多晶硅和第三氧化硅。
优选地，所述第二离子注入掺杂与所述第一离子注入掺杂的掺杂类型相反，且第二离子注入掺杂的掺杂浓度远远大于第一离子注入掺杂，第一离子注入掺杂为硼，浓度为5E13～2E14个/CM2，形成的第三多晶硅为P型，第二离子注入掺杂为磷或者砷，浓度为1E15～8E15个/CM2，形成的第四多晶硅为N型；或者
第一离子注入掺杂为磷，浓度为5E13～2E14个/CM2，形成的第三多晶硅为N型，第二离子注入掺杂为硼，浓度为1E15～8E15个/CM2，形成的第四多晶硅为P型。
优选地，所述采用光刻、离子注入、退火工艺，形成源区，以及同步在第三设定区域形成浓掺杂的第四多晶硅，所述第三设定区域位于第一设定区域中，第三设定区域为间隔分布的多个区域，形成的第四多晶硅为间隔排列的多个掺杂区，第四多晶硅之间的区域仍然是第三多晶硅，第三多晶硅与第四多晶硅的掺杂类型相反且间隔排列，形成了由正、反向PN结串联组成的多晶硅二极管；在所述采用光刻、刻蚀工艺，形成第一接触孔，第二接触孔，第三接触孔步骤中，制作第二接触孔和第三接触孔分别用于引出所述多晶硅二极管的两端，并分别连接至沟槽型半导体芯片的栅极和源极，形成了内部集成静电保护电路的沟槽型半导体芯片。
本申请实施例提供的技术方案可以包括以下有益效果：
1、本发明形成的多晶硅二极管位于沟槽之中，所述多晶硅二极管的顶部与硅平面基本平齐，完全消除了台阶高度差的问题，降低了工艺难度，可大幅提高芯片的集成度。
2、本发明采用两层多晶硅分别制作多晶硅栅和多晶硅二极管，但不再采用传统方法中的低温化学气相淀积工艺生长的氧化硅作为隔离层，而是采用热氧化工艺生长的第二氧化硅作为隔离层，其绝缘特性更好，工艺可靠性更高，而且本发明的隔离氧化硅位于沟槽之中，可以根据设计需要增加其厚度从而提高其绝缘特性，不会出现传统方法中存在的增加隔离氧化硅的厚度会导致台阶高度差变大的问题.
3、在工艺处理上，本发明采用热氧化工艺在多晶硅栅的顶部生长第四氧化硅作为两层多晶硅之间的阻挡层，在工艺细节上巧妙的避免了两层多晶硅之间的掺杂物质混淆扩散、化学机械研磨损伤多晶硅栅和栅氧化层等工艺问题。
4、本发明采用两层多晶硅分别制作多晶硅栅和多晶硅二极管，工艺成本略高，其中多晶硅栅为原位掺杂(在淀积的同时掺杂)，因此相比只采用一层多晶硅而必须采用离子注入掺杂的工艺方法，本发明可以实现更低方块电阻、更高精度电阻的掺杂多晶硅，可见，本发明比较适合于对栅极寄生电阻要求非常严格、但对成本要求比较宽松的高端应用领域。
5、本发明从实践出发，经发明人反复研究论证然后巧妙设计和搭配所有的工艺步骤及工艺参数，不是简单的工艺组合，而是工艺步骤和物理结构环环相扣，最终产生了传统方法无法形成的效果。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明步骤(1.1)的结构示意图；
图2为本发明步骤(1.2)的结构示意图；
图3为本发明步骤(1.3)的结构示意图；
图4为本发明步骤(1.4)的结构示意图；
图5为本发明步骤(1.5)的结构示意图；
图6为本发明步骤(1.6)的结构示意图；
图7为本发明步骤(1.7)的结构示意图；
图8为本发明步骤(1.8)的结构示意图；
图9为本发明步骤(1.9)的结构示意图；
图10为本发明步骤(1.10)的结构示意图；
图11为本发明步骤(1.11)的结构示意图；
图12为本发明步骤(1.12)的结构示意图；
图13为本发明步骤(1.13)的结构示意图；
图14为本发明步骤(1.14)的结构示意图；
图15为本发明步骤(1.15)的结构示意图；
图16为本发明步骤(1.16)的结构示意图；
图17为本发明步骤(1.17)的结构示意图；
图18为本发明步骤(1.18)的结构示意图；
图19-图21为本发明制作的集成在芯片内部的静电保护电路(多晶硅二极管)的剖面结构放大示意图；
图22和图23为本发明制作的集成在芯片内部的静电保护电路(多晶硅二极管)的平面结构示意图(俯视效果示意图图)。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
本发明针对现有技术中沟槽型半导体芯片内部集成静电保护电路的工艺中存在的台阶高度差问题、以及采用两层多晶硅分别制作多晶硅栅和多晶硅二极管的工艺方法中存在的技术问题，提出一种新的制造方法，解决所述问题。
本发明提供一种半导体芯片的制造方法，包括如下步骤：
(1.1)在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底1和淡掺杂的外延层2，所述硬掩模介质层包括第一氧化硅3、第一氮化硅4；(请参阅图1)
(1.2)采用光刻、刻蚀工艺，去除第一设定区域的硬掩模介质层；(请参阅图2)
可以理解，第一设定区域为预设静电保护电路的区域。
(1.3)以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽5；(请参阅图3)
(1.4)采用热氧化工艺，在第一沟槽5之中生长第二氧化硅6；(请参阅图4)
(1.5)去除第一氮化硅4，生长第二氮化硅7；(请参阅图5)
(1.6)采用光刻、刻蚀工艺，去除第二设定区域的第二氮化硅7和第一氧化硅3；(请参阅图6)
可以理解，第二设定区域为预设沟槽型半导体芯片元胞的区域。
(1.7)以第二氮化硅7为阻挡层，采用刻蚀工艺，在半导体基片之中形成宽度为0.15～0.3微米、深度为0.8～2.0微米的第二沟槽8；(请参阅图7)
(1.8)去除第二氮化硅7；(请参阅图8)
(1.9)采用热氧化工艺，在所述第二沟槽8之中生长厚度为10～100纳米的第三氧化硅9即栅氧化层；(请参阅图9)
(1.10)淀积厚度为0.6～1.6微米的掺杂的第一多晶硅10；(请参阅图10)
(1.11)采用刻蚀工艺，去除第二沟槽8之外的第一多晶硅10；(请参阅图11)
(1.12)采用热氧化工艺，在第一多晶硅10的顶部生长厚度为30～150纳米的第四氧化硅11；(请参阅图12)
(1.13)淀积未掺杂的第二多晶硅12；(请参阅图13)
(1.14)对第二多晶硅12进行第一离子注入掺杂、然后退火，形成淡掺杂的第三多晶硅12.1；(请参阅图14)
(1.15)采用化学机械研磨工艺，去除高出所述第一氧化硅3上表面的第三多晶硅12.1；(请参阅图15)
可以理解，第三多晶硅12.1为预设的静电保护电路区域(即多晶硅二极管区域)，第一多晶硅10为沟槽型半导体芯片的多晶硅栅，第二氧化硅6为静电保护电路与沟槽型半导体芯片元胞区之间的隔离层。
(1.16)采用离子注入、退火工艺，形成体区13；(请参阅图16)
(1.17)采用光刻、离子注入(下文所述第二离子注入掺杂)、退火工艺，形成源区14，以及同步在第三设定区域形成浓掺杂的第四多晶硅12.2，所述第三设定区域位于第一设定区域中；(请参阅图17)
(1.18)采用光刻、刻蚀工艺，形成第一接触孔15.1，第二接触孔15.2，第三接触孔15.3，第一接触孔15.1用于引出沟槽型半导体芯片的源区14，第二接触孔15.2和第三接触孔15.3分别用于引出静电保护电路即多晶硅二极管的两端。(请参阅图18)
后续工艺步骤为常规工艺步骤，不做赘述。
可以理解，在本发明中，所述第一氧化硅3的厚度为20～30纳米，所述第一氮化硅4的厚度为200～400纳米。
可以理解，在本发明中，所述以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽5(请参阅图3)，所述第一沟槽5的深度D1为600～2000纳米(即0.6～2微米)，宽度W1为150～200微米，可见，其宽度远远大于其深度。
所述刻蚀工艺为各向同性刻蚀，即在纵向刻蚀的同时会发生横向刻蚀，且纵向刻蚀与横向刻蚀的刻蚀深度是可调整的，比如，纵向刻蚀深度D1为0.8微米，横向刻蚀深度D2为0.2微米。
因为上述横向刻蚀，所述第一沟槽5的宽度大于所述硬掩模介质层的刻蚀宽度，即所述第一沟槽5的边缘一圈位于所述硬掩模介质层的下方。(图3所示)
正因为这样，才可确保在所述(1.4)步骤中生长的第二氧化硅6的顶部不会凸出于硅平面(即第一氧化硅3的下表面，下文所述相同)之上，在发明专利201610768814.9之中，生长的场氧化层的顶部明显高于硅平面。
可以理解，在本发明中，所述采用热氧化工艺，在第一沟槽5之中生长第二氧化硅6，第二氧化硅6的厚度D3为150～600纳米(即0.15～0.6微米)，远远大于第三氧化硅9即栅氧化层的厚度，小于所述第一沟槽5的深度D1，比如，第一沟槽5的深度D1为0.8微米，第二氧化硅6的厚度D3为0.2微米。
由于第一氮化硅4的阻挡作用，在此步热氧化工艺生长第二氧化硅6的工艺过程中，没有被第一氮化硅4覆盖的区域才会生长氧化硅，也即只有在第一沟槽5的底部和侧面才会生长第二氧化硅6，在所述第一沟槽5底部生长的第二氧化硅6的上表面与硅平面之间形成了台阶高度差；
本领域人员知道，采用热氧化工艺生长一个单位厚度的氧化硅需要消耗掉0.44个单位厚度的硅，经此步氧化工艺生长厚度为D3的第二氧化硅6之后，所述第一沟槽5的深度变化为D1+D3*0.44，所述第二氧化硅6的上表面至硅平面的台阶高度差D4为D1+D3*0.44-D3＝D1-D3*0.56，前者比后者低。(图4所示)
可以理解，在本发明中，所述去除第一氮化硅4，生长第二氮化硅7，目的在于：
所述第一沟槽5中的第二氧化硅6为预设的隔离层，在所述(1.7)步骤采用刻蚀工艺在第二设定区域形成第二沟槽8的工艺过程中，第二氧化硅6的表面需要保护层阻挡其表面被刻蚀到而导致其隔离作用变差，因此在其表面生长第二氮化硅7作为(1.7)步骤的阻挡层。
可以理解，在本发明中，所述采用刻蚀工艺，去除第二沟槽8之外的第一多晶硅10，所述刻蚀工艺为各向异性刻蚀，即，不发生横向刻蚀，只发生纵向刻蚀，纵向刻蚀的工艺深度等于(1.10)步骤中第一多晶硅10的淀积厚度。
因为第一沟槽5的宽度远远大于其深度，第一多晶硅10在第一沟槽5中均匀覆盖，经此步刻蚀工艺被全部刻掉；因为第二沟槽8的宽度比较小，第一多晶硅10在第二沟槽8中填满并且凸出硅平面，凸出高度略小于(1.10)步骤中第一多晶硅的淀积厚度，经此步刻蚀之后，第二沟槽8之中的第一多晶硅10被保留下来，其顶部比硅平面略低，距离硅平面20～100纳米。
将第一沟槽5中的第一多晶硅10全部刻掉的同时保留了第二沟槽8中的第一多晶硅10、且保留的第一多晶硅10的顶部比硅平面略低。
可以理解，在本发明中，所述采用热氧化工艺，在第一多晶硅10的顶部生长厚度为30～150纳米的第四氧化硅11，所述第四氧化硅11的作用在于，在(1.11)步骤之后第一多晶硅10的顶部比硅平面略低，然后经此步热氧化工艺，第四氧化硅11的顶部与第一氧化硅3的上表面平齐；
以及
在(1.14)步骤之中，第四氧化硅11作为阻挡层防止第二多晶硅12中的掺杂物在退火工艺中向第一多晶硅10中扩散，以及在(1.15)步骤之中作为停止层防止化学机械研磨工艺损伤到第一多晶硅10和栅氧化层9.
可以理解，在本发明中，所述第二多晶硅12的厚度须大于D4(否则第二多晶硅12在第一沟槽中填不满，会在步骤1.15之后形成台阶高度差，即第二多晶硅12的顶部比硅平面低)，所述采用化学机械研磨工艺，去除高出所述第一氧化硅3上表面的第三多晶硅12.1，化学机械研磨工艺从上至下磨掉不需要的第三多晶硅12.1，并最终停留在第一氧化硅3上表面。
所述第一沟槽5中的第三多晶硅12.1，其厚度(D5)等于D4加上第一氧化硅3的厚度，其中第一氧化硅3的厚度相比D4可以忽略不计，即D5约等于D4，由此可见，第三多晶硅12.1的顶部与硅平面基本平齐、与第一氧化硅3的上表面完全平齐。
至此，整个芯片内部结构的上表面是平整的、不存在台阶高度差。
可以理解，在本发明中，所述第二离子注入掺杂与所述第一离子注入掺杂的掺杂类型相反，且第二离子注入掺杂的掺杂浓度远远大于第一离子注入掺杂，具体为：
第一离子注入掺杂为硼，浓度为5E13～2E14个/CM2，形成的第三多晶硅12.1为P型，第二离子注入掺杂为磷或者砷，浓度为1E15～8E15个/CM2，形成的第四多晶硅12.2为N型；或者
第一离子注入掺杂为磷，浓度为5E13～2E14个/CM2，形成的第三多晶硅12.1为N型，第二离子注入掺杂为硼，浓度为1E15～8E15个/CM2，形成的第四多晶硅12.2为P型。
可以理解，在本发明中，所述采用光刻、离子注入、退火工艺，形成源区14，以及同步在第三设定区域形成浓掺杂的第四多晶硅12.2，所述第三设定区域位于第一设定区域中，第三设定区域为间隔分布的若干个区域(图17所示)，因此形成的第四多晶硅12.2为间隔排列的若干个掺杂区，第四多晶硅12.2之间的区域仍然是第三多晶硅12.1，即，第三多晶硅12.1与第四多晶硅12.2的掺杂类型相反且间隔排列，因此形成了由正、反向PN结串联组成的多晶硅二极管，在所述(1.18)步骤中，制作第二接触孔15.2和第三接触孔15.3分别用于引出所述多晶硅二极管的两端，并分别连接至沟槽型半导体芯片的栅极和源极，即形成了内部集成静电保护电路的沟槽型半导体芯片。
图19、图20、图21是对本发明制作的集成在芯片内部的静电保护电路(多晶硅二极管)的剖面结构放大示意图，图22、图23是对本发明制作的集成在芯片内部的静电保护电路(多晶硅二极管)的平面结构示意图(俯视效果示意图图)；
可见，整个静电保护电路置于一个大沟槽5(尺寸150～200um)之中，底部和侧面被热氧化工艺生长的第二氧化硅6包围(即隔离氧化层，因采用热氧化工艺生长所以其耐压特性比较好，加之其厚度比较大，因此具有比传统技术更好的隔离效果，不容易被击穿)，并且多晶硅二极管的形状具有中心对称的方形环状特征，这样的多晶硅二极管的PN结面积更大，静电保护能力更强。
当沟槽型半导体芯片为N沟道器件时，对应剖面示意图为20，平面示意图为22；
当沟槽型半导体芯片为P沟道器件时，对应剖面示意图为21，平面示意图为23。
本申请实施例提供的技术方案可以包括以下有益效果：
1、本发明形成的多晶硅二极管位于沟槽之中，所述多晶硅二极管的顶部与硅平面基本平齐，完全消除了台阶高度差的问题，降低了工艺难度，可大幅提高芯片的集成度。
2、本发明采用两层多晶硅分别制作多晶硅栅和多晶硅二极管，但不再采用传统方法中的低温化学气相淀积工艺生长的氧化硅作为隔离层，而是采用热氧化工艺生长的第二氧化硅作为隔离层，其绝缘特性更好，工艺可靠性更高，而且本发明的隔离氧化硅位于沟槽之中，可以根据设计需要增加其厚度从而提高其绝缘特性，不会出现传统方法中存在的增加隔离氧化硅的厚度会导致台阶高度差变大的问题.
3、在工艺处理上，本发明采用热氧化工艺在多晶硅栅的顶部生长第四氧化硅作为两层多晶硅之间的阻挡层，在工艺细节上巧妙的避免了两层多晶硅之间的掺杂物质混淆扩散、化学机械研磨损伤多晶硅栅和栅氧化层等工艺问题。
4、本发明采用两层多晶硅分别制作多晶硅栅和多晶硅二极管，工艺成本略高，其中多晶硅栅为原位掺杂(在淀积的同时掺杂)，因此相比只采用一层多晶硅而必须采用离子注入掺杂的工艺方法，本发明可以实现更低方块电阻、更高精度电阻的掺杂多晶硅，可见，本发明比较适合于对栅极寄生电阻要求非常严格、但对成本要求比较宽松的高端应用领域。
5、本发明从实践出发，经发明人反复研究论证然后巧妙设计和搭配所有的工艺步骤及工艺参数，不是简单的工艺组合，而是工艺步骤和物理结构环环相扣，最终产生了传统方法无法形成的效果。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (7)
1.半导体芯片的制造方法，其特征在于，包括如下步骤：
在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和淡掺杂的外延层，所述硬掩模介质层包括第一氧化硅、第一氮化硅；
采用光刻、刻蚀工艺，去除第一设定区域的硬掩模介质层；
以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽；
采用热氧化工艺，在第一沟槽之中生长第二氧化硅；
去除第一氮化硅，生长第二氮化硅；
采用光刻、刻蚀工艺，去除第二设定区域的第二氮化硅和第一氧化硅，所述第二设定区域为预设沟槽型半导体芯片元胞的区域；
以第二氮化硅为阻挡层，采用刻蚀工艺，在半导体基片之中形成宽度为0.15～0.3微米、深度为0.8～2.0微米的第二沟槽，去除第二氮化硅；
采用热氧化工艺，在所述第二沟槽之中生长厚度为10～100纳米的第三氧化硅；
淀积厚度为0.6～1.6微米的掺杂的第一多晶硅；
采用刻蚀工艺，去除第二沟槽之外的第一多晶硅，采用热氧化工艺，在第一多晶硅的顶部生长厚度为30～150纳米的第四氧化硅，淀积未掺杂的第二多晶硅；
对第二多晶硅进行第一离子注入掺杂、然后退火，形成淡掺杂的第三多晶硅；采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的第三多晶硅；
采用离子注入、退火工艺，形成体区；采用光刻、离子注入、退火工艺，形成源区，以及同步在第三设定区域形成浓掺杂的第四多晶硅，所述第三设定区域位于第一设定区域中；
采用光刻、刻蚀工艺，形成第一接触孔，第二接触孔，第三接触孔，第一接触孔用于引出沟槽型半导体芯片的源区，第二接触孔和第三接触孔分别用于引出静电保护电路即多晶硅二极管的两端；
所述采用热氧化工艺，在第一沟槽之中生长第二氧化硅，第二氧化硅的厚度为150～600纳米，远远大于第三氧化硅的厚度，小于所述第一沟槽的深度；
所述采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的第三多晶硅，所述第二多晶硅的厚度大于所述第二氧化硅的上表面至硅平面的台阶高度差；
所述采用热氧化工艺，在第一多晶硅的顶部生长厚度为30～150纳米的第四氧化硅，所述第四氧化硅的作用在于，在采用刻蚀工艺，去除第二沟槽之外的第一多晶硅步骤之后第一多晶硅的顶部比硅平面略低，经此步热氧化工艺，第四氧化硅的顶部与第一氧化硅的上表面平齐。
2.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述第一氧化硅的厚度为20～30纳米，所述第一氮化硅的厚度为200～400纳米。
3.根据权利要求1所述的半导体芯片的制造方法，所述以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽，其特征在于：
所述第一沟槽的深度为600～2000纳米，宽度为150～200微米，所述第一沟槽的宽度大于所述硬掩模介质层的刻蚀宽度，所述第一沟槽的边缘一圈位于所述硬掩模介质层的下方。
4.根据权利要求1所述的半导体芯片的制造方法，所述采用刻蚀工艺，去除第二沟槽之外的第一多晶硅，其特征在于：
所述刻蚀工艺为各向异性刻蚀，不发生横向刻蚀，只发生纵向刻蚀，纵向刻蚀的工艺深度等于步骤淀积厚度为0.6～1.6微米的掺杂的第一多晶硅中第一多晶硅的淀积厚度。
5.根据权利要求4所述的半导体芯片的制造方法，在对第二多晶硅进行第一离子注入掺杂、退火，形成淡掺杂的第三多晶硅步骤之中，第四氧化硅作为阻挡层防止第二多晶硅中的掺杂物在退火工艺中向第一多晶硅中扩散，以及在采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的第三多晶硅步骤之中作为停止层防止化学机械研磨工艺损伤到第一多晶硅和第三氧化硅。
6.根据权利要求5所述的半导体芯片的制造方法，所述第二离子注入掺杂与所述第一离子注入掺杂的掺杂类型相反，且第二离子注入掺杂的掺杂浓度远远大于第一离子注入掺杂，其特征在于：第一离子注入掺杂为硼，浓度为5E13～2E14个/CM2，形成的第三多晶硅为P型，第二离子注入掺杂为磷或者砷，浓度为1E15～8E15个/CM2，形成的第四多晶硅为N型；或者
第一离子注入掺杂为磷，浓度为5E13～2E14个/CM2，形成的第三多晶硅为N型，第二离子注入掺杂为硼，浓度为1E15～8E15个/CM2，形成的第四多晶硅为P型。
7.根据权利要求1所述的半导体芯片的制造方法，所述采用光刻、离子注入、退火工艺，形成源区，以及同步在第三设定区域形成浓掺杂的第四多晶硅，所述第三设定区域位于第一设定区域中，其特征在于：第三设定区域为间隔分布的多个区域，形成的第四多晶硅为间隔排列的多个掺杂区，第四多晶硅之间的区域仍然是第三多晶硅，第三多晶硅与第四多晶硅的掺杂类型相反且间隔排列，形成了由正、反向PN结串联组成的多晶硅二极管；在所述采用光刻、刻蚀工艺，形成第一接触孔，第二接触孔，第三接触孔步骤中，制作第二接触孔和第三接触孔分别用于引出所述多晶硅二极管的两端，并分别连接至沟槽型半导体芯片的栅极和源极，形成了内部集成静电保护电路的沟槽型半导体芯片。
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