CN116386692A - 具有存储器过程反馈的设备 - Google Patents

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Abstract

本公开涉及一种具有存储器过程反馈的设备。与用于存储器过程反馈的操作有关的方法、设备和系统。控制器可监测存储器活动，例如过程，识别行锤击侵害者，且对所述行锤击侵害者执行减轻步骤。所述控制器可具有行锤击侵害者的地址表，且执行跟踪行锤击侵害者的操作。所述控制器可确定侵害者的数目是否达到阈值。当侵害者的数目达到所述阈值时，所述控制器可将具有所述侵害者地址的消息发送到操作系统。所述操作系统可对所述行锤击侵害者执行减轻步骤。在一些实施例中，所述控制器可识别所述行锤击侵害者且将中毒数据注入所述过程中以减轻所述行锤击侵害者。

Description

具有存储器过程反馈的设备
相关申请案的交叉参考
本申请案要求2021年12月24日提交的美国临时专利申请案第63/293,716号的优先权，所述申请案的公开内容以全文引用的方式并入本文中。
技术领域
本公开实施例涉及存装置，并且，确切地说，涉及具有存储器过程反馈的半导体存储器装置。
背景技术
设备(例如，处理器、存储器装置、存储器系统或其组合)可包含经配置以存储和/或处理信息的一或多个半导体电路。举例来说，所述设备可包含存储器装置，例如易失性存储器装置、非易失性存储器装置或组合装置。例如动态随机存取存储器(dynamic random-access memory，DRAM)等存储器装置可利用电能来存储和存取数据。存储器装置可包含针对高速数据传输实施双数据速率(DDR)介接方案(例如，DDR4、DDR5等)的DDR RAM装置。
随着各种领域中的技术进步及增加的应用，市场持续寻求更快、更高效且更小的装置。为满足市场需求，半导体装置被推按到极限。鉴于不断增大的商业竞争压力连同不断增长的消费者期望和区分市场中的产品的需要，越来越需要找出这些问题的答案。另外，半导体装置必须防止发生未授权使用或存取，所述未授权使用或存取也随着技术进步而变得更复杂。此外，降低成本、改善效率和性能并且满足竞争压力的需要对于找出这些问题的答案添加了更大的压力。
发明内容
在一个方面中，本公开提供一种设备，其包括：存储器；控制器，其耦合到所述存储器，所述控制器经配置以：监测所述存储器中的至少一个存储器地址的活动；当对所述至少一个存储器地址的存取满足预定条件时将其识别为行锤击侵害者地址；和将消息发射到主机，其中所述消息包含在存储器阵列中操作的过程中的所识别的至少一个存储器地址。
在另一方面中，本公开进一步提供一种系统，其包括∶主机，其经配置以实施操作系统；存储器，其可操作地耦合到至少一个处理器且经配置以存储数据并提供对数据的存取；控制器，其耦合到存储器阵列，所述控制器经配置以：监测对所述存储器中的至少一个存储器地址的存取；当对所述至少一个存储器地址的存取满足预定条件时将其识别为行锤击侵害者地址；和将消息发射到所述主机，其中所述消息包含所识别的至少一个存储器地址；其中所述主机经配置以经由所述操作系统控制与所述所识别的至少一个存储器地址相关联的过程以管理所述存储器处的对应行锤击条件。
在再一方面中，本公开进一步提供一种操作设备的方法，所述方法包括：监测存储器中的至少一个存储器地址的活动；当对所述至少一个存储器地址的存取满足预定条件时将其识别为行锤击侵害者地址；和将消息发射到主机，其中所述消息包含在存储器阵列中操作的过程中的所识别的至少一个存储器地址。
附图说明
图1A为根据本发明技术的实施例的设备可在其中操作的实例环境的框图。
图1B为根据本发明技术的实施例的设备的框图。
图2为根据本发明技术的实施例的设备可在其中操作的实例环境的框图。
图3为说明根据本发明技术的实施例的操作设备的实例方法的流程图。
图4为说明根据本发明技术的实施例的操作设备的实例方法的流程图。
图5为包含根据本发明技术的实施例的设备的系统的示意图。
具体实施方式
如下文更详细地描述，本文中所公开的技术涉及用于管理例如存储器过程反馈等存储器内部操作的设备，例如存储器系统、具有存储器装置的系统、存储器控制器、相关方法等。存储器装置可归因于行锤击的不利影响而经历数据降级，其中当在短时间段内反复地激活/去激活邻近或附近字线时可在字线的单元中损失电荷。对于另外的上下文，恶意行动者可充分利用这类数据降级来攻击、损坏或中断常规存储器装置的操作。
如在下文详细描述，设备(例如，存储器系统/装置，例如DRAM；控制器，例如计算高速链路(compute express link，CXL)控制器等)可监测存储器活动(对应于例如一或多个过程/线程)、识别行锤击侵害者，且对行锤击侵害者执行减轻步骤。设备可将信息提供到主机和/或操作系统，所述主机和/或操作系统与设备接口连接以管理且防止发生行锤击效应。设备可进一步提供在使用模式符合一或多个预定条件时(例如，在单个过程或一组受限过程引起行锤击效应时指示潜在恶意行为的信息。
在一些实施例中，设备可具有行锤击侵害者的虚拟或物理地址的表。设备可经配置以跟踪行锤击事件中的行锤击侵害者，且确定侵害者的数目是否达到和/或超出阈值。当侵害者的数目达到和/或超出阈值时，设备可能将具有侵害者地址的消息发送(经由例如CXL通信协议)到主机和/或操作系统。作为响应，操作系统可对行锤击侵害者执行减轻步骤。在一些实施例中，设备(例如，存储器控制器)可识别行锤击侵害者且防止进一步损坏活动，例如通过将中毒数据(例如，有意反转或翻转的一或多个数据位、注入数据的一或多个错误)注入过程中以减轻行锤击侵害者。
本发明技术的若干实施例是针对使系统中包含的存储器装置内的一或多个位的数据中毒(例如，反转、翻转、修改、损坏等)。数据的这种中毒可有助于确认裸片上ECC电路的功能性和/或提供(输出)中毒数据以用于测试系统级ECC功能性。在这点上，本发明技术允许系统的主机装置结合与其耦合的存储器装置控制在写入或读取操作期间反转哪些位(到中毒)。在一些实施例中，主机装置可启用及利用存储器装置的一种类型的封装后修复(post-package repair，PPR)功能，例如软PPR(soft PPR，sPPR)功能，以在被写入了已知良好及已知不良(例如，中毒)数据的不同物理地址之间重新映射存储器阵列的逻辑地址，以准许数据毒化而不依赖于测试模式或直接数据操纵。
在一些实施例中，毒化数据包含发布或接收一或多个毒化数据的命令。命令可包含：启用存储器装置的sPPR模式的一或多个命令、执行sPPR操作的一或多个命令、执行写入操作的一或多个命令、执行读取操作的一或多个命令，和/或停用或撤销sPPR操作的一或多个命令。在这些和其它实施例中，毒化存储到存储器阵列的数据可包含将已知错误(例如，位反转、位删除和/或位插入)有意注入或引起到存储器阵列中(通过例如执行一或多个sPPR操作及写入操作)。
如在下文详细描述，本发明技术的实施例可提供优于常规技术的技术优点且包含用以进行以下操作的电路/功能：1)使得控制器能够将关于地址空间产生的行锤击(RH)侵害者的信息发送到操作系统；2)使得操作系统能够将进攻过程与物理寻呼地址进行关联；3)使得操作系统能够对在由控制器识别的存储器空间中操作的过程采取动作；4)解决长期存在的数据中心客户需求；5)提供与控制器及具有行锤击跟踪协议的单独DRAM两者兼容的解决方案；6)完成存储器硬件与存储器软件之间的环路；和7)覆盖协议、电路，和RH信号到软件信号的转换。举例来说，控制器可包含电路系统和/或指令(例如，固件和/或软件指令)以监测和分析地址的跟踪表关于指示行锤击相关条件的条件。通过将对应的消息传达到主机/操作系统，设备可允许主机/操作系统管理行锤击条件或除由控制器和/或设备进行的行锤击刷新以外的潜在攻击。此外，通过有意地注入毒物，除行锤击管理以外，设备还可另外停止危险操作/过程。
图1A为根据本发明技术的实施例的设备(例如，存储器控制器、存储器或其组合)可在其中操作的实例环境101的框图。实例环境101可对应于包含功能上彼此耦合的主机103、存储器控制器102和存储器100的计算装置或系统。存储器100可包含存储器装置或系统，例如易失性存储器、非易失性存储器，或组合装置/系统。举例来说，存储器100可包含DRAM。主机103可包含一或多个处理器。主机103可根据操作系统起作用，且将信息存储到存储器100中和/或经由存储器控制器102存取存储于存储器100中的信息。举例来说，主机103可将运行通信(例如，读取/写入命令、写入数据、地址等)发送到存储器控制器102。实例操作环境可包含具有中央处理单元(central processing unit，CPU)作为主机103与存储器控制器交互以将数据写入到DRAM且从DRAM读取数据的计算系统。设备100还可将读取数据作为运行通信发送(例如，作为对读取请求的响应)回系统控制器。
设备控制器102可包含数字电路，其经配置以例如根据地址和/或操作管理到设备100(例如，计算系统的存储器)的数据流或从设备100的数据流。设备控制器102可包含对应于前端112和后端114的电路和/或功能(例如，软件和/或固件指令)。前端112可经配置以提供到主机103和/或计算系统的其余部分的接口。举例来说，前端112可缓冲去往/来自主机103的请求和响应。前端112可独立于存储器类型。相比之下，后端114可经配置以提供到已连接/目标设备的接口。举例来说，后端114可经特定地配置以与目标存储器类型介接。
在一些实施例中，前端112可包含经配置以缓冲来自主机103的请求的请求缓冲器122。可将所缓冲请求提供到存储器映射器124，所述存储器映射器将与请求相关联的地址(例如，虚拟地址)解码为与设备100相关联的位置识别符(例如，存储体、行和/或列标识符)。存储器映射器124可利用存储器映射(例如，页表)，所述存储器映射跟踪由主机103使用的虚拟地址与由存储器100使用的位置识别符(例如，物理地址)之间的映射。仲裁器126可经配置以处理由存储器映射器124解码的地址且确定请求的存取顺序。换句话说，仲裁器126可重新布置请求的顺序以促进或改进对存储位置的对应存取。仲裁器126可包含自发命令或内务命令，例如刷新命令。
命令产生器128可在后端114处接收经排序请求和物理地址。命令产生器128可根据经排序请求产生内部命令。可将所产生的命令(例如，读取命令、写入命令、刷新命令等等)和对应的地址(物理地址)提供到存储器100，且存储器100可执行所述命令。举例来说，命令产生器128可产生写入命令，所述写入命令可与对应有效负载(例如，待写入到指定物理地址的内容)并行地传达到存储器100。作为响应，存储器100可将有效负载存储在指定物理地址处。并且，命令产生器128可产生读取命令。作为响应，存储器100可存取存储于指定物理地址处的数据。
来自存储器100的数据(例如，读取数据)可经由输出路径传达到响应缓冲器132。响应缓冲器132可从存储器100缓冲数据且将经缓冲数据传达到主机103。
控制器102可包含输出产生器141，所述输出产生器分析控制器操作且在预定条件下将信息直接提供到主机103。输出产生器141可在前端112、后端114或这两者处实施，且跟踪存取历史142，所述存取历史描述所有可用存储器位置或其子集(例如，基于预定时间窗口或预定量的地址的最近存取集合)的存取量和/或频率。举例来说，输出产生器141可监测存储器映射器124、仲裁器126和/或命令产生器128，且跟踪存储器存取模式，例如行激活命令和/或读取命令。
在一些实施例中，输出产生器141可进一步识别满足预定阈值条件的所跟踪候选行144，所述预定阈值条件例如对应于行锤击条件的存取计数、定时要求或其组合。举例来说，输出产生器141可将所跟踪候选行144识别为刷新目标，例如作为行锤击刷新操作的目标的行。并且，输出产生器141可将所跟踪候选行144识别为行锤击侵害者行。另外或替代地，输出产生器141可将所跟踪候选行144识别为显著侵害者行。显著侵害者行可表示已持续超过比用于初始地识别侵害者的阈值条件大的预定持续时间、频率或刺激或存取量的行锤击侵害者。
输出产生器141可提供将存储器100的存取条件有效地传达到主机103的注入消息146。注入消息146可在控制器102处产生或由控制器102产生。举例来说，输出产生器141可产生注入消息146以例如通过包含存取历史142或所跟踪候选项144传达行锤击条件。在一些实施例中，输出产生器141可将注入消息146发送到响应缓冲器130以用于到主机103的通信。在其它实施例中，输出产生器141可将注入消息146直接发送到主机103。控制器102可使用CXL消息将注入消息146传达到主机103。由于输出产生器141出于刷新目的跟踪存取历史142和/或跟踪候选项144，所以输出产生器141可通过最小额外电路系统或处理产生注入消息146。
主机103和/或对应操作系统可经配置以分析注入消息146关于行锤击条件和/或对应的恶意模式。举例来说，常规主机和操作系统可具有对过程行为和虚拟存储器地址的存取权，但缺乏分析物理地址的存取模式的能力。与常规系统相比，控制器102可使用注入消息146和CXL通信机构来将物理地址存取模式的相关方面有效地提供到主机103。随后，主机103和/或操作系统可使用接收到的注入消息146以识别可违反一或多个预定条件的过程，例如通过使行锤击条件超出预定频率、持续时间等，和/或通过在超过最小数目个位置处引起行锤击条件。举例来说，操作系统可同时或在预定持续时间内暂停引起多个物理地址(例如，存储器100中的两个或更多个位置)处的行锤击条件的任何过程。
在一些实施例中，控制器102可实施预防性措施以防止发生恶意或损坏活动。举例来说，控制器102可分析所跟踪候选项144以如上文所描述使用预定阈值检测长期或严重行锤击条件。作为响应，控制器102可产生中毒数据148(例如，一种类型的注入消息146)，其有意地更改或毒化输出到主机103的数据。中毒数据148可对应于有意地注入读取数据中(通过例如有意地反转或翻转读取数据中的一或多个数据位)的一或多个错误。中毒数据148可引起操作系统处的错误(例如，ECC故障或读取错误)，这随后可停止引起行锤击条件的过程。在其它实施例中，存储器100可产生中毒数据148。
图1B为根据本发明技术的实施例的设备100(例如，半导体裸片组件，包含3DI装置或裸片堆叠式封装)的框图。举例来说，设备100可包含DRAM(例如，DDR4 DRAM、DDR5 DRAM、LP DRAM、HBM DRAM等)，或其中包含一或多个裸片/芯片的一部分。在一些实施例中，设备100可包含集成在单个半导体芯片上的DDR类型的同步DRAM(SDRAM)。
设备100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，存储体0到15)，且每个存储体可包含多个字线(WL)、多个位线(BL)，以及布置在字线与位线的交叉点处的多个存储器单元。存储器单元可包含数个不同存储器媒体类型中的任一者，包含电容式、磁阻式、铁电、相变等。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。感测放大器(SAMP)可针对对应位线BL经提供且连接到至少一个相应本地I/O线对(LIOT/B)，其随后可经由转移栅极(TG)耦合到至少相应一个主I/O线对(MIOT/B)，所述转移栅极可充当开关。存储器阵列150还可包含板线和用于管理其操作的对应电路系统。
设备100可采用多个外部端子，其包含分别耦合到命令总线和地址总线以接收命令信号(CMD)和地址信号(ADDR)的命令端子和地址端子。设备100可进一步包含接收片选信号(CS)的片选端子、接收时钟信号CK和CKF的时钟端子、接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS和VDDQ。
可从外部向命令端子和地址端子供应地址信号和存储体地址信号(图1B中未展示)。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140，且将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收存储体地址信号并且将存储体地址信号供应到行解码器140和列解码器145两者。
可从存储器控制器(例如，图1A的设备控制器102)向命令端子和地址端子供应命令信号(CMD)、地址信号(ADDR)和片选信号(CS)。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。片选信号可用于选择设备100以对提供给命令端子和地址端子的命令和地址作出响应。当将作用片选信号提供给设备100时，可将命令和地址解码，且可执行存储器操作。所述命令信号可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含用以解码内部命令信号ICMD以产生用于进行存储器操作的各种内部信号和命令(例如，用以选择字线的行命令信号和用以选择位线的列命令信号)的电路。命令解码器115可进一步包含用于跟踪各种计数或值(例如，由设备100接收到的刷新命令或由设备100执行的自刷新操作的计数)的一或多个寄存器。
可从存储器阵列150中由行地址(例如，与作用命令一起提供的地址)和列地址(例如，与读取一起提供的地址)指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据RDQS时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可在由读取时延信息RL定义的时间提供读取数据，所述读取时延信息RL可编程于设备100中，例如编程于模式寄存器(图1B中未展示)中。可根据CK时钟信号的时钟周期来定义读取时延信息RL。举例来说，读取时延信息RL可为当提供相关联读取数据时，在设备100接收到读取命令之后的CK信号的时钟循环数。
可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，以使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可写入由行地址及列地址指定的存储器单元中。可在由写入时延WL信息限定的时间向数据端子提供写入数据。写入时延WL信息可在设备100中编程，例如在模式寄存器(图1B中未展示)中编程。可依据CK时钟信号的时钟循环来定义写入时延WL信息。举例来说，写入时延信息WL可为当接收到相关联写入数据时，在设备100接收到写入命令之后的CK信号的时钟循环数。
可为电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可供应到内部电压产生器电路170。内部电压产生器电路170可基于电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可在行解码器140中使用，内部电势VOD和VARY可在存储器阵列150中包含的感测放大器中使用，且内部电势VPERI可在许多其它电路块中使用。
还可以向电源端子供应电源电势VDDQ。可将电源电势VDDQ连同电源电势VSS一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势VDDQ可为与电源电势VDD相同的电势。在本发明技术的另一实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，专用电源电势VDDQ可用于输入/输出电路160，使得从输入/输出电路160产生的电源噪声不会传播到其它电路块。
可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可供应到时钟输入电路120。CK和CKF信号可为互补的，且WCK和WCKF信号也可为互补的。互补时钟信号可以同时具有相对的时钟级和相对的时钟级之间的转变。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
时钟输入电路120中所包含的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的时钟/启用信号启用时，输入缓冲器可接收时钟/启用信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105接收到的内部时钟信号ICLK和时钟启用(图1B中未展示)而提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1B中未展示)。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出电路160，并且可用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率提供IO时钟信号，以使得可以不同数据速率从设备100输出数据和将数据输入到设备100。当需要高存储器速度时，较高时钟频率可为合乎需要的。当期望较低功率消耗时，较低时钟频率可为合乎需要的。内部时钟信号ICLK也可供应到定时产生器，且因此可产生各种内部时钟信号。
设备100可连接到能够利用存储器临时或永久性存储信息的数个电子装置中的任一者或其组件。举例来说，设备100的主机装置(例如，图1A的主机103)可以是计算装置，例如台式或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某一组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换器、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或若干其它产品中的任一个。在一个实施例中，主机装置可直接连接到设备100，但在其它实施例中，主机装置可间接连接到存储器装置(例如，经由联网连接或通过中间装置)。
设备100可包含经配置以控制对应存储器单元MC的信息的刷新的刷新控制电路180。举例来说，作为输入，刷新控制电路180可从地址解码器110接收经解码行地址信号(XADD)、从命令解码器115接收刷新信号(AREF)、从命令解码器115接收作用信号(ACT)和/或预充电信号(Pre)等。命令解码器115可在命令信号(CMD)指示行存取(例如，作用命令)时产生作用信号(ACT)(例如，脉冲信号)。命令解码器115可在命令信号(CMD)指示预充电时产生预充电信号(Pre)(例如，脉冲信号)。命令解码器115可在命令信号(CMD)指示自动刷新命令和/或自刷新进入命令时产生刷新信号(AREF)(例如，脉冲信号)。响应于自刷新进入命令，可按所要间隔循环地激活刷新信号(AREF)，直到接收到自刷新退出命令为止。在一些实施例中，响应于刷新信号(AREF)，刷新控制电路180可产生到行解码器140的刷新行地址(RXADD)，这在所述行解码器中发起刷新操作(例如，通过激活存储器单元阵列中的预定字线)。因此，设备100可实施刷新操作(例如，经调度刷新)以刷新(例如，增加所存储的电荷)目标位置。
在一些实施例中，刷新控制电路180可包含经配置以控制刷新管理操作的检测电路。检测电路可经配置以检测基于活动的干扰事件，且控制和/或调度刷新管理操作并刷新邻近于受干扰字线(例如，从上一次刷新操作以来在预定时间段内被存取超过阈值时间量)的字线。为了实施刷新管理，刷新控制电路180可产生识别受害者或侵害者行(例如，邻近于重度激活或侵害者行或在距其一定距离内的行)的一或多个地址。
刷新控制电路180(例如，检测电路)可包含跟踪行存取的计数器和经配置以将存取计数与预定极限进行比较的逻辑。当存取计数达到极限时，刷新控制电路180(例如，检测电路和/或刷新控制电路180内的其它电路)可将对应的行识别为目标/存取行且将邻近行识别为受干扰行。基于识别受害者行，刷新控制电路180可产生受害者行的地址作为刷新管理地址。
刷新控制电路180可将刷新地址(例如，刷新管理地址)提供到解码器(例如，行解码器140)以用于执行存储器内部操作。刷新控制电路180还可基于检测到预定条件而将内部控制提供到调度电路。调度电路可与刷新控制电路180集成和/或包含于其它电路(例如，输入/输出电路160)中。调度电路可经配置以基于内部控制产生调度输出。
刷新控制电路180和/或调度电路可经配置以确定与RFM命令相关联的干扰事件是否已经寻址或经调度成在阈值持续时间内寻址。电路可使用与RFM命令相关联的时间窗口以实施适当的干扰减轻操作、调整即将来临的内部发起的干扰减轻操作的时间表，和/或实施不同于邻近行干扰减轻的操作(例如，不同存储器维护操作)。
图2为根据本发明技术的实施例的设备202(例如，CXL卡202、存储器100、控制器102或其组合)可在其中操作的实例环境200的框图。实例环境200可对应于计算装置或系统。存储器100可包含易失性存储器、非易失性存储器或组合装置/系统。举例来说，存储器100可包含DRAM。
存储器100可电耦合到控制器102(例如，存储器控制器，例如CXL控制器；缓冲器；中继器装置，例如RCD等)、主机103(例如，一组处理器)和操作系统104。一些实例操作环境可包含具有中央处理单元(CPU)作为主机103与存储器控制器交互以将数据写入到DRAM且从DRAM读取数据的计算系统。主机103可根据操作系统104起作用，且将运行通信(例如，读取/写入命令、写入数据、地址等)发送到存储器控制器。设备100还可将读取数据作为运行通信发送回系统控制器104。设备控制器102可根据地址和/或操作管理到设备100的数据流或从设备100的数据流。设备100和控制器102可电耦合在一起以形成CXL卡202。控制器102可跟踪输入CXL卡202的数据且起始减轻步骤。
控制器102可具有且维护潜在行锤击侵害者的地址(虚拟或物理)表，且将恶意操作的侵害者的地址通知CPU或操作系统104。在一些实施例中，控制器102监测对应于过程的侵害者的活动。举例来说，过程的数据可由控制器102在边带总线或主要数据总线上读取。控制器102可跟踪每一存储器子空间的侵害者的数目。当侵害者的数目达到和/或超出侵害者阈值(例如，基于活动的数目)时，控制器102可将消息(例如，图1的中断和/或注入消息146)发送到操作系统104。消息可包含物理DRAM地址和/或侵害者的对应虚拟地址。在一些实施方案中,控制器102使用光笔时钟(LPCK)输入来触发行地址选通(row addressstrobe，RAS)信号以使DRAM信道时钟同步。除具有采样电路(例如，图1B的刷新控制电路180)的每一DRAM以外或代替具有采样电路的每一DRAM，使DRAM信道时钟同步可允许控制器102具有对行锤击侵害者的RH解决方案。DRAM可持续具有RH分配和受害者确定电路，而控制器识别侵害者表中的侵害者地址。
操作系统104可通过边带总线或主要数据总线轮询数据结构。操作系统104可存取错误日志且检索DRAM地址并确定侵害者地址是否映射到某一过程以决定行为是否为恶意的。在一些实施方案中,操作系统104可校正数据或结束过程。
在一些实施例中，例如当存在不可校正和/或可证明对于系统致命的数据时，控制器102可将图1A的中毒数据148馈送回主机103且将其注入引起行锤击条件的过程中。当主机103接收到中毒数据时，过程/线程可暂停或终止，因为所接收的信息不再可靠，因此减轻侵害者。每当存在通过存储器100进行的读取操作时，控制器102可注入中毒数据148，因为读取操作将中毒数据从控制器102携载到主机103。在一些实施例中，当侵害者的数目达到和/或超出侵害者阈值时，控制器102注入中毒数据。通过注入中毒数据以保护操作的总体完整性，控制器102可保留设备100实施RH的时间。通过消除对DRAM的请求，控制器102可为DRAM提供时间来执行减轻动作(例如，刷新操作)。
在一些实施例中，计算系统(经由例如图1A的存储器100、控制器102、主机103或操作系统)可出于数据采集或会计目的将DRAM分割成一定数目的空间(例如，16或32片)。基于侵害者地址，系统可具有对侵害者中的每一个的计数。举例来说，如果行42中的侵害者的地址属于区间9，那么行42下次出现时，系统可将区间9增加1。在另一实例中，如果区间11和区间12连续地具有积极活动，那么数据中心应用程序可跟踪活动且向操作系统104或控制器102传信积极活动。在数据中心应用程序中，计算系统可将存储器地址范围(例如，固定存储器大小)分配到由同一模块提供便利的多个用户。因此，任何潜在地恶意活动可隔离到在所分配存储器地址范围内存取或操作的个别过程或由所述个别过程识别。计算系统可使用来自控制器102的注入消息146以使用大部分现有过程和电路识别潜在恶意活动。
图3为说明根据本发明技术的实施例的操作设备(例如，图1A的系统101、图1A的设备100、图1B的刷新控制电路180和/或图2的系统)的实例方法300的流程图。方法300用于提供存储器过程反馈。
在框302处，控制器(例如，图1A或2的控制器102)可监测过程的活动以识别潜在行锤击侵害者。控制器可具有和维护地址(虚拟或物理)表和对应的存取状态/历史(例如，图1A的存取历史142)以用于识别潜在行锤击侵害者。
在框304处，控制器可将存取信息与指示行锤击条件的预定阈值进行比较。在决策框306处，控制器可确定存取信息(例如，地址的存取计数)是否超出侵害者阈值。因此，控制器可确定图1A的所跟踪候选项144。在一些实施例中，阈值可基于参与活动的行的数目而变化。举例来说，如果控制器识别出2个行锤击侵害者，那么与当控制器识别出1000个行锤击侵害者相比，控制器对起始减轻步骤(例如，警告操作系统或注入中毒数据)的积极性较低。控制器可基于含有行锤击侵害者的行的数目而起始不同减轻步骤。举例来说，如果100行经识别具有行锤击侵害者，那么控制器可起始第一类型的减轻步骤(例如，更积极地监测行)，如果500行经识别具有行锤击侵害者，那么控制器可起始第二类型的减轻步骤(例如，传信操作系统)，或如果1000行经识别具有行锤击侵害者，那么控制器发起第三类型的减轻步骤(例如，注入中毒数据)。在一些实施例中，阈值是基于RH的时间窗口。举例来说，在0到64毫秒、64到128毫秒和128到192毫秒的时间窗口中，控制器可跟踪行锤击侵害者且在每一刷新窗口处。如果在每个窗口中识别出侵害者或侵害者的数目，那么控制器可调整(例如，降低)触发减轻步骤以消除重复侵害者所需的阈值。
当侵害者的数目达到和/或超出侵害者阈值时，在框308处，控制器可将消息(例如，图1A的注入消息146和/或所跟踪候选项144)通过主机(例如，图1A或2的主机103)发送到操作系统(例如，图2的操作系统104)或直接发送到操作系统。消息可包含侵害者的物理DRAM地址。控制器可根据计算高速链路协议将消息发射到主机以用于向主机提供对应于存储器的物理地址的度量。控制器可将消息作为触发事件发射到主机。主机可通过收集侵害者表的副本、识别与侵害者表中指示的地址相关联的线程且暂停或终止所识别过程来对触发事件作出响应。
图4为说明根据本发明技术的实施例的操作设备(例如，图1A的系统101、图1A的设备100、图1B的刷新控制电路180和/或图2的系统)的实例方法400的流程图。方法400用于提供存储器过程反馈。
在框402处，控制器(例如，图1A或2的控制器102)可监测过程的活动以识别潜在行锤击侵害者。控制器可具有和维护地址(虚拟或物理)表和对应的存取状态/历史(例如，图1A的存取历史142)以用于识别潜在行锤击侵害者。
在框404处，控制器可将存取信息与指示行锤击条件的预定阈值进行比较。在决策框406处，控制器可确定存取信息(例如，地址的存取计数)是否超出侵害者阈值。因此，控制器可确定图1A的所跟踪候选项144。在一些实施方案中,所述阈值可类似于或大于图3的决策框306处的阈值。
当侵害者的数目达到和/或超出侵害者阈值时，在框408处，控制器可将中毒数据(例如，图1A的中毒数据148)注入过程中(经由例如读取数据)以结束过程。每当存在读取操作时，控制器可注入中毒数据，因此允许读取数据将中毒数据从控制器携载到操作系统。
图5为包含根据本发明技术的实施例的设备的系统的示意图。上文参考图1A到4所描述的前述设备(例如，存储器装置)中的任一个可并入到无数更大和/或更复杂系统中的任一者中，其代表性实例是在图5中示意性地展示的系统580。系统580可包含存储器装置500、电源582、驱动器584、处理器586，和/或其它子系统或组件588。存储器装置500可包含与上文参考图1A到4所描述的设备的特征大体上类似的特征，且因此可包含用于执行来自主机装置的直接读取请求的各种特征。所得系统580可执行多种功能中的任一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统580可以包含但不限于手持式装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统580的组件可容纳于单个单元中或分布在多个互连的单元中(例如，通过通信网络)。系统580的组件还可包含远程装置和多种计算机可读媒体中的任一种。
从上文中应了解，尽管本文中已经出于说明的目的描述了本技术的特定实施例，但是可以在不偏离本公开的情况下进行各种修改。此外，在特定实施例的上下文中描述的新技术的某些方面还可在其它实施例中组合或去除。此外，尽管已在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可呈现此类优点，并且并非所有实施例都要呈现此类优点以落入本技术的范围内。因此，本公开及相关联的技术可涵盖未明确地在本文中展示或描述的其它实施例。
在上文所说明的实施例中，已在DRAM装置的上下文中描述了所述设备。然而，除DRAM装置以外或代替DRAM装置，根据本发明技术的其它实施例配置的设备可包含其它类型的合适的存储媒体，例如并入有基于NAND或基于NOR的非易失性存储媒体(例如，NAND快闪)的装置、磁性存储媒体、相变存储媒体、铁电存储媒体等。
如本文所使用的术语“处理”包含操控信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、汇编、传输，和/或操控数据结构。术语数据结构包含布置为位、字或代码字、块、文件、输入数据、系统产生的数据(例如，计算出的或所产生的数据)以及程序数据的信息。此外，如本文中所使用的术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间及在运行制造商的或第三方固件之后或同时进行的过程、功能、动作或实施方案。动态地进行过程、功能、动作或实施方案可能在设计、制造及初始测试、设置或配置后或之后发生。
以充分细节描述上文实施例以使所属领域的技术人员能够制作和使用实施例。然而，相关领域的技术人员将理解，本技术可具有额外实施例，并且本技术可在没有上文参考图1到5描述的实施例的细节中的若干个的情况下实践。

Claims (20)

1.一种设备，其包括：
存储器；
控制器，其耦合到所述存储器，所述控制器经配置以：
监测所述存储器中的至少一个存储器地址的活动；
当对所述至少一个存储器地址的存取满足预定条件时将其识别为行锤击侵害者地址；和
将消息发射到主机，其中所述消息包含在存储器阵列中操作的过程中的所识别的至少一个存储器地址。
2.根据权利要求1所述的设备，其中所述控制器进一步经配置以：
将至少一个错误有意地注入从所述所识别的至少一个存储器地址读取的数据中，
其中所述至少一个错误包括位插入、位删除或位反转。
3.根据权利要求2所述的设备，其中响应于针对所述所识别的至少一个存储器地址的读取操作而在所述控制器处执行注入所述至少一个错误。
4.根据权利要求1所述的设备，其中所述消息为第一消息，且其中所述控制器进一步经配置以：
将多个存储器地址识别为行锤击侵害者；
确定存储器地址的数目满足计数阈值；和
将第二消息发射到操作系统，其中所述第二消息包含所述多个存储器地址。
5.根据权利要求1所述的设备，其中所述控制器进一步经配置以：
将多个存储器地址识别为行锤击侵害者；
确定存储器地址的数目达到计数阈值；和
将至少一个错误注入从所述所识别存储器地址中的至少一个读取的数据中。
6.根据权利要求1所述的设备，其中所述控制器进一步经配置以：
响应于将所述至少一个存储器地址识别为所述行锤击侵害者地址而直接发射所述消息。
7.根据权利要求1所述的设备，其中所述存储器为动态随机存取存储器DRAM，且所述控制器为计算高速链路CXL控制器。
8.一种系统，其包括∶
主机，其经配置以实施操作系统；
存储器，其可操作地耦合到至少一个处理器且经配置以存储数据并提供对数据的存取；
控制器，其耦合到存储器阵列，所述控制器经配置以：
监测对所述存储器中的至少一个存储器地址的存取；
当对所述至少一个存储器地址的存取满足预定条件时将其识别为行锤击侵害者地址；和
将消息发射到所述主机，其中所述消息包含所识别的至少一个存储器地址；其中
所述主机经配置以经由所述操作系统控制与所述所识别的至少一个存储器地址相关联的过程以管理所述存储器处的对应行锤击条件。
9.根据权利要求8所述的系统，其中所述控制器进一步经配置以：
根据计算高速链路协议将所述消息发射到所述主机以用于向所述主机提供对应于所述存储器的物理地址的度量。
10.根据权利要求8所述的系统，其中：
所述控制器进一步经配置以
维护跟踪多个存储器地址的存取细节的侵害者表；
将所述消息作为触发事件发射到所述主机；且
所述主机进一步经配置以
通过收集所述侵害者表的副本对所述触发事件作出响应，
识别与所述侵害者表中指示的所述地址相关联的过程，和
暂停或终止所识别过程。
11.根据权利要求8所述的系统，其中所述控制器进一步经配置以：
将至少一个错误注入所述所识别的至少一个存储器地址中，
其中所述至少一个错误包括位插入、位删除或位反转。
12.根据权利要求8所述的系统，其中所述消息为第一消息，且其中所述控制器进一步经配置以：
将多个存储器地址识别为所述侵害者表中的行锤击侵害者；
确定存储器地址的数目达到计数阈值；和
将第二消息发射到所述操作系统，其中所述第二消息包含所述所识别的存储器地址。
13.根据权利要求8所述的系统，其中：
所述存储器经分割成多个用户空间；且
所述主机经由所述操作系统配置成
识别与所述所识别的至少一个存储器地址相关联的用户空间，和
调整在所述用户空间内操作的一或多个过程。
14.根据权利要求8所述的系统，其中：
所述存储器为动态随机存取存储器DRAM；
所述控制器为计算高速链路CXL控制器；且
所述主机包含根据CXL连接以通信方式耦合到所述控制器的至少一个处理器。
15.一种操作设备的方法，所述方法包括：
监测存储器中的至少一个存储器地址的活动；
当对所述至少一个存储器地址的存取满足预定条件时将其识别为行锤击侵害者地址；和
将消息发射到主机，其中所述消息包含在存储器阵列中操作的过程中的所识别的至少一个存储器地址。
16.根据权利要求15所述的方法，其进一步包括：
将至少一个错误有意地注入从所述所识别的至少一个存储器地址读取的数据中，
其中所述至少一个错误包括位插入、位删除或位反转。
17.根据权利要求16所述的方法，其中响应于针对所述所识别的至少一个存储器地址的读取操作而在所述控制器处执行注入所述至少一个错误。
18.根据权利要求15所述的方法，其中所述消息为第一消息，且所述方法进一步包括：
将多个存储器地址识别为行锤击侵害者；
确定存储器地址的数目满足计数阈值；和
将第二消息发射到操作系统，其中所述第二消息包含所述多个存储器地址。
19.根据权利要求15所述的方法，其进一步包括：
将多个存储器地址识别为行锤击侵害者；
确定存储器地址的数目达到计数阈值；和
将至少一个错误注入从所述所识别存储器地址中的至少一个读取的数据中。
20.根据权利要求15所述的方法，其进一步包括：
响应于将所述至少一个存储器地址识别为所述行锤击侵害者地址而直接发射所述消息。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230030128A (ko) * 2021-08-24 2023-03-06 삼성전자주식회사 메모리 셀들을 액세스하는 방법, 메모리 셀들을 포함하는 반도체 메모리 장치, 그리고 메모리 컨트롤러의 동작 방법
US12119043B2 (en) * 2022-01-27 2024-10-15 Micron Technology, Inc. Practical and efficient row hammer error detection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164847B2 (en) * 2019-12-03 2021-11-02 Intel Corporation Methods and apparatus for managing thermal behavior in multichip packages
US11175984B1 (en) * 2019-12-09 2021-11-16 Radian Memory Systems, Inc. Erasure coding techniques for flash memory
WO2022066178A1 (en) * 2020-09-26 2022-03-31 Intel Corporation Adaptive internal memory error scrubbing and error handling
US11657004B2 (en) * 2020-12-17 2023-05-23 Advanced Micro Devices, Inc. Method and system for memory attack mitigation
US11561891B1 (en) * 2021-10-13 2023-01-24 Micron Technology, Inc. Adaptive user defined health indication
US20230205872A1 (en) * 2021-12-23 2023-06-29 Advanced Micro Devices, Inc. Method and apparatus to address row hammer attacks at a host processor

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