CN116364700A - 一种双面封装结构及其制备方法 - Google Patents

一种双面封装结构及其制备方法 Download PDF

Info

Publication number
CN116364700A
CN116364700A CN202111625846.0A CN202111625846A CN116364700A CN 116364700 A CN116364700 A CN 116364700A CN 202111625846 A CN202111625846 A CN 202111625846A CN 116364700 A CN116364700 A CN 116364700A
Authority
CN
China
Prior art keywords
substrate
layer
shielding layer
double
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111625846.0A
Other languages
English (en)
Other versions
CN116364700B (zh
Inventor
沈冬冬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202111625846.0A priority Critical patent/CN116364700B/zh
Publication of CN116364700A publication Critical patent/CN116364700A/zh
Application granted granted Critical
Publication of CN116364700B publication Critical patent/CN116364700B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本申请涉及一种双面封装结构及其制备方法，包括本体和屏蔽层，本体包括第一表面和第二表面，第二表面周部设置有凹槽，屏蔽层溅射于第一表面。掩膜时，挤压与第二表面粘接的掩膜胶带溢出的胶体能够填充到凹槽中，避免溢出的胶体凸出于第一表面，因此，在第一表面进行溅射屏蔽层时，能够避免溅射材料在靠近第二表面的边缘处沉积，从而能够避免去除掩膜胶带时屏蔽层产生金属毛刺，从而能够消除制备屏蔽层产生金属毛刺的残留造成本体在电连接时出现短路的风险，提高了双面封装结构的封装良率，同时，该双面封装结构简单、易于加工、成本低，且无需另外的专用设备去除金属毛刺、人工检验、AOI&FVI检验拦截等制备流程，极大的降低了人工和制造成本。

Description

一种双面封装结构及其制备方法
技术领域
本申请涉及集成电路封装技术领域，尤其涉及一种双面封装结构及其制备方法。
背景技术
近年来，便携式电子设备朝着更小、更轻、更紧凑型的方向发展，系统级封装(SIP，System in a package)被广泛应用。SIP封装是将一个或多个芯片以及被动元件集成在封装中的全系统或子系统，使其更具完整的系统功能。由于电子产品受到高频电磁波的干扰，其工作性能会受到影响，因此SIP模组的表面通常会溅射或者涂覆电磁屏蔽层来减少电磁干扰，然而在制造外部屏蔽层的过程中，容易在边缘处残留金属毛刺，在电子模组中转过程中，金属毛刺脱落且掉落在相邻焊球结构之间或焊球周围凹槽内易造成短路不良，影响电子模组的封装良率。现有技术中采用专用的设备利用毛刷来去除金属毛刺，再通过人工检验、AOI&FVI检验拦截，设备和人工成本高，且去除效果不好，仍然容易存在金属毛刺残留的焊球上或相邻焊球之间，降低封装良率。
发明内容
本申请提供了一种双面封装结构及其制备方法，以解决上述现有技术中制造外部屏蔽层后产生的金属毛刺残留导致的封装良率低的问题。
本申请第一方面提供了一种双面封装结构，包括本体和屏蔽层，所述本体包括第一表面和第二表面，所述第二表面周部设置有凹槽，所述屏蔽层溅射于所述第一表面。
在制备电子模组的外部屏蔽层的过程中，为了防止在溅射外部屏蔽层时将金属材料溅射到非溅射表面影响电子模组的使用，在溅射外部屏蔽层之前，需要在电子模组的非溅射表面使用掩膜胶带进行掩膜以保护非溅射表面免受影响。掩膜时，将掩膜胶带粘接于非溅射表面，并挤压与非溅射表面粘接处的掩膜胶带，使掩膜胶带与非溅射表面完全贴合，避免掩膜层与非溅射表面之间产生缝隙。但是，由于掩膜胶带上的胶体较厚，挤压时，胶体受到压力易从胶带旁溢出，从而使多余的胶体或沿非溅射表面的周部凸出于溅射表面，因此，在进行溅射外部屏蔽层时，溅射的材料易沉积在凸出于溅射表面的胶体与溅射表面之间的拐角处，使得在将掩膜胶带脱离非溅射表面后，屏蔽层靠近非溅射表面的边缘处易残留金属毛刺，在后面的电子模组中转过程中，金属毛刺脱落易造成电子模组短路，影响电子模组的封装良率。
本体的第二表面周部设置有凹槽，制备屏蔽层的过程中，掩膜时，挤压与第二表面粘接的掩膜胶带的过程中，溢出的胶体能够填充到凹槽中，避免多余的胶体沿第二表面的周部凸出于第一表面，因此，在本体的第一表面进行溅射屏蔽层时，能够避免溅射材料在靠近第二表面的边缘处沉积，从而能够避免去除掩膜胶带时屏蔽层在靠近第二表面的边缘处产生金属毛刺，从而能够消除制备屏蔽层产生金属毛刺的残留造成本体在电连接时出现短路的风险，提高了双面封装结构的封装良率，同时，该双面封装结构具有结构简单、易于加工、成本低的优点，且无需另外的专用设备去除金属毛刺、人工检验、AOI&FVI检验拦截等制备流程，极大的降低了人工和制造成本。
其中，本申请中的双面封装结构适用范围较广，能够适用于手机、电脑、平板等有这种封装结构需求的电子产品中，在此不做限制。
另外，凹槽内可以有屏蔽层，也可以无屏蔽层，凹槽中有或无屏蔽层都不会影响本体的电连接。具体地，当挤压掩膜胶带溢出的胶体完全填充凹槽时，溅射屏蔽层时，金属材料不会溅射到凹槽中，去除掩膜胶带后凹槽内无屏蔽层；当挤压掩膜胶带溢出的胶体不能完全填充凹槽时，溢出的胶体与凹槽之间具有缝隙，溅射屏蔽层时，金属材料经缝隙溅射到了凹槽中，去除掩膜胶带后，凹槽内形成有屏蔽层，且由于溢出的胶体的部分填充，缝隙较小，凹槽内的屏蔽层的厚度小于侧表面的屏蔽层的厚度。
在一种可能的设计中，所述凹槽的高度为H，10μm≤H≤150μm。
凹槽的高度H不应过大也不应过小，若H过小，例如H＜10μm，凹槽的体积过小，能够容纳的挤压掩膜胶带溢出的胶体过少，使得溢出的胶体仍易沿第二表面的边缘处凸出于第一表面，使溅射屏蔽层时仍会有金属材料沉积，从而屏蔽层仍易残留金属毛刺，影响双面封装结构的封装良率。若H过大，例如H＞150μm，针对于目前大部分产品的屏蔽层的制备，掩膜时挤压掩膜胶带该溢出的胶体的体积远小于该尺寸的凹槽的体积，应用的场景少，浪费凹槽的空间，增加制造成本，且会导致第一表面的表面积过小，降低屏蔽层屏蔽电磁干扰的效果。因此，当凹槽的高度H为10μm≤H≤150μm时，凹槽的高度适中，能够满足目前大部分产品制备屏蔽层的需求，且不会影响屏蔽层的屏蔽电磁干扰的效果，提高双面封装结构的封装良率，避免凹槽的空间浪费，节约制造成本。
在一种可能的设计中，所述凹槽的宽度为W，10μm≤W≤150μm。
凹槽的宽度W不应过大也不应过小，若W过小，例如W＜10μm，凹槽的体积过小，且第二表面的边缘距离第一表面过近，能够容纳的挤压掩膜胶带溢出的胶体过少，且使得溢出的胶体仍易沿第二表面的边缘处凸出于第一表面，使溅射屏蔽层时仍会有金属材料沉积，从而屏蔽层仍易残留金属毛刺，影响双面封装结构的封装良率。若W过大，例如W＞150μm，针对于目前大部分产品的屏蔽层的制备，掩膜时挤压掩膜胶带该溢出的胶体的体积远小于该尺寸的凹槽的体积，应用的场景少，浪费凹槽的空间，增加制造成本，且会导致第二表面的表面积过小，影响本体的电连接。因此，当凹槽的宽度W为10μm≤W≤150μm时，凹槽的宽度适中，能够满足目前大部分产品制备屏蔽层的需求，且不会影响本体的电连接，提高双面封装结构的封装良率，避免凹槽的空间浪费，节约制造成本。
在一种可能的设计中，所述凹槽的截面形状为矩形、三角形、梯形、弧形中的一种。
本实施例中，当凹槽的截面形状为矩形、三角形、梯形、弧形中的一种时，均具有较好的容纳性，能够容纳挤压掩膜胶带该溢出的胶体，防止溢出的胶体沿第二表面的边缘处凸出于第一表面，且易于制备加工，便于大批量生产，能够降低制造成本。
在一种可能的设计中，所述第一表面包括上表面和侧表面，所述上表面的屏蔽层的厚度为D1，4μm≤D1≤10μm，所述侧表面的屏蔽层的厚度为D2，2μm≤D2≤5μm。
上表面的屏蔽层的厚度D1不应过大也不应过小，若D1过小，例如D1＜4μm，则上表面的屏蔽层太薄，在本体的使用过程中，上表面的屏蔽层由于经常与电子设备中的其他元件接触，因此，D1太薄容易被其他元件剐蹭损坏，降低双面封装结构的使用寿命，且屏蔽层过薄，例如D1＜2μm，会导致屏蔽层的屏蔽电磁干扰效果弱，影响本体的工作性能。若D1过大，例如D1＞10μm，则屏蔽层太厚，使双面封装结构的重量和体积增大，不利于便携式电子设备的更小、更轻、更紧凑型的设计，且制备成本较高，易造成资源浪费。因此，当上表面的屏蔽层的厚度D1为4μm≤D1≤10μm时，屏蔽层的厚度适中，能够在保证屏蔽层具有较好的屏蔽电磁干扰效果同时，使上表面的屏蔽层不易被损坏，提高双面封装结构的使用寿命，且能够降低双面封装结构的重量和体积，降低制造成本。由于侧表面的屏蔽层不会经常与电子设备中的其他元件接触，因此，侧表面的屏蔽层的厚度D2小于上表面的屏蔽层的厚度D1，能够保证屏蔽层具有较好的屏蔽电磁干扰效果同时，降低制造成本。其中，侧表面的屏蔽层的厚度D2不应过大也不应过小，若D2过小，例如D2＜2μm，会导致屏蔽层的屏蔽电磁干扰效果弱，影响本体的工作性能，且使屏蔽层易被侵蚀或损坏，降低双面封装结构的使用寿命。若D2过大，例如D2＞5μm，则会使双面封装结构的重量和体积增大，不利于便携式电子设备的更小、更轻、更紧凑型的设计，且制备成本较高，易造成资源浪费。因此，当侧表面的屏蔽层的厚度D2为2μm≤D2≤5μm时，屏蔽层的厚度适中，能够在保证屏蔽层具有较好的屏蔽电磁干扰效果同时，使侧表面的屏蔽层不易被损坏，提高双面封装结构的使用寿命，且能够降低双面封装结构的重量和体积，降低制造成本。
在一种可能的设计中，所述本体包括衬底和连接端，所述连接端的第一端与所述衬底电性连接，所述连接端的第二端凸出于所述第二表面。
本体可以通过连接端电性连接在电子设备中，其中，连接端的第一端与衬底电性连接，连接端的第二端凸出于第二表面，使连接端的第二端能够与电子设备电性连接，电子设备提供电源，通过连接端连通本体，使本体能够通电实现其系统功能。
在一种可能的设计中，所述连接端包括多个焊球凸起，多个所述焊球凸起远离所述衬底的一端形成为球形部，所述球形部凸出于所述第二表面。
多个焊球凸起的设置提高了本体与电子设备的连接稳定性，使本体在电子设备的使用过程中不易发生脱落，避免造成接触不良的风险，且焊球凸起远离衬底的一端用于连接的部位为球型部，能够增加连接端的第二端与电子设备的接触面积，从而能够增强本体与电子设备的连接强度，同时，球形部不易发生弯折或断裂，且更方便连接，能够降低本体的连接难度，提升本体的使用寿命。
在一种可能的设计中，所述本体包括底面封装层和第一电子元件，所述第一电子元件电连接于所述衬底的底面，所述底面封装层包覆于所述衬底的底面和所述第一电子元件，且包覆于部分所述连接端，所述底面封装层远离所述衬底的一面形成为所述第二表面，所述底面封装层的侧面和所述衬底的侧面形成为部分所述第一表面。
第一电子元件的设置能够增加本体的系统功能，使本体的功能更具多样性，从而能够提高安装本体的电子设备的功能，底面封装层包覆于衬底的底面、第一电子元件以及部分连接端，且在本体与电子设备电性连接时，仅连接端的第二端和第二表面与电子设备接触，能够保护衬底的底面和第一电子元件不受侵蚀和损坏，能够增加连接端与衬底的连接强度，避免本体出现故障，提高本体的使用寿命，同时，底面封装层的侧面和衬底的侧面作为第一表面，能够避免制备屏蔽层时金属材料溅射到第一电子元件、衬底和连接端造成本体短路，提高双面封装结构的封装良率，且能够增大屏蔽层溅射表面，从而增大屏蔽层的屏蔽范围，提高屏蔽层屏蔽电磁干扰的效果。
在一种可能的设计中，所述球形部与所述底面封装层之间形成有间隙。
在形成球形部的过程中，该间隙能够增大操作空间，便于回流炉的焊接操作，降低球形部形成的难度，同时，便于操作球形部调整其外形，以增加焊球凸起的长度，使连接端凸出于第二表面，便于连接端与电子设备进行电性连接。
在一种可能的设计中，所述本体包括顶面封装层和第二电子元件，所述第二电子元件电连接于所述衬底的顶面，所述顶面封装层包覆于所述衬底的顶面和所述第二电子元件，所述顶面封装层远离所述衬底的一面和所述顶面封装层的侧面形成为部分所述第一表面。
第二电子元件的设置能够增加本体的系统功能，使本体的功能更具多样性，从而能够提高安装本体的电子设备的功能，且与第一电子元件分别设置于衬底的两面的双面设计，与能够降低本体的体积，满足人们对便携式电子设备更小、更轻、更紧凑型的需求，顶面封装层包覆于衬底的表面和第二电子元件，能够保护衬底的顶面和第二电子元件不受侵蚀和损坏，能够增加第二电子元件与衬底的连接强度，避免第二电子元件脱离造使本体出现故障，提高本体的使用寿命，同时，顶面封装层远离衬底的一面和顶面封装层的侧面作为第一表面，能够保护衬底的顶面和第二电子元件在制备屏蔽层时不被金属材料溅射，避免造成本体短路，提高双面封装结构的良率，且能够增大屏蔽层溅射表面，从而增大屏蔽层的屏蔽范围，提高屏蔽层屏蔽电磁干扰的效果。
在一种可能的设计中，所述衬底中设置有配线层，所述衬底的表面设置有焊盘，所述焊盘的一端与所述配线层连接，所述焊盘的另一端用于连接所述第一电子元件、所述第二电子元件或所述连接端。
配线层位于衬底的内部，焊盘也设置于衬底内部，且焊盘暴露于衬底的顶面和底面，焊盘通过导电通孔与配线层电性连接，第一电子元件和连接端电性连接在暴露于衬底底面的焊盘上，第二电子元件电性连接在暴露于衬底顶面的焊盘上，因此，焊盘和配线层的设置使第一电子元件、第二电子元件和连接端电性连接，从而使本体与电子设备连接时，能够通过连接端导通电流，使本体内部的第一电子元件和第二电子元件能够实现其功能。
本申请第二方面提供了一种双面封装结构的制备方法，用于制备以上所述的双面封装结，所述方法包括如下步骤：
制备封装体，所述封装体包括多个本体。
该步骤中，为了提高制造效率，制备一个具有多个本体的封装体。
在所述封装体的非溅射表面且位于相邻两个所述本体之间的部位制备沟槽。
该步骤中，可以通过激光切割、刀片切割或化学刻蚀等方式在封装体的非溅射表面且位于相邻两个本体之间的部位制备沟槽，以提高后续制备凹槽的效率。
沿所述封装体的厚度方向且沿所述沟槽的中心线切割所述封装体，以分割各个所述本体，使所述沟槽位于各个所述本体的部分形成凹槽。
该步骤中，沿封装体的厚度方向且沿沟槽的中心线，通过机械切割和激光切割等方式切割封装体，将封装体分割成若干个本体，使沟槽位于各本体的位置形成凹槽。
对各个所述本体的非溅射表面进行掩膜。
该步骤中，溅射屏蔽层的金属材料会造成本体连接端产生短路不良，因此，在溅射屏蔽层前需要对非溅射表面进行掩膜，具体地，可以将掩膜胶带覆盖于非溅射表面，并挤压与非溅射表面粘接处的掩膜胶带，使掩膜胶带与非溅射表面完全贴合。
对所述本体位于所述非溅射表面以外的表面溅射形成屏蔽层。
该步骤中，可根据实际情况将金属材料溅射于溅射表面，形成具有屏蔽电磁干扰作用的屏蔽层。
本体的第一表面为溅射表面，第二表面为非溅射表面，本体的第二表面周部设置有凹槽，掩膜时，挤压与第二表面粘接的掩膜胶带的过程中，受压力而溢出的胶体能够填充到凹槽中，避免多余的胶体沿第二表面的周部凸出于第一表面，因此，在本体的第一表面进行溅射屏蔽层时，能够避免溅射材料在靠近第二表面的边缘处沉积，从而能够避免去除掩膜胶带时屏蔽层在靠近第二表面的边缘处产生金属毛刺，从而能够消除制备屏蔽层产生金属毛刺的残留造成本体在电连接时出现短路的风险，提高了双面封装结构的封装良率，同时，该双面封装结构具有结构简单、易于加工、成本低的优点，且无需另外的专用去除金属毛刺、人工检验、AOI&FVI检验拦截等制备流程，极大的降低了人工和制造成本。
在一种可能的设计中，所述制备封装体，具体包括：
提供衬底。
该步骤中，衬底包括配线层和焊盘，配线层位于衬底的内部，焊盘也设置于衬底内部，且焊盘暴露于衬底的顶面和底面，焊盘通过导电通孔与配线层电性连接。
在衬底的顶面焊接第二电子元件。
该步骤中，第二电子元件可为覆晶式元件或打线式元件等主动元件，也可以是电阻、电容和电感等被动元件，主动元件通过焊球、铜柱或焊线与衬底的暴露于顶面的焊盘电性连接，被动元件通过焊料与衬底暴露于顶面的焊盘电性连接。
在所述衬底的顶面形成顶面封装层，使所述顶面封装层包覆所述第二电子元件。
该步骤中，采用含有10％～20％环氧树脂的环氧树脂模塑料或其他塑封材料，通过挤压注塑或浸压注塑形成于衬底的顶面，将衬底的顶面和第二电子元件包覆于顶面封装层中，对衬底的顶面进行塑封。
在所述衬底的底面焊接连接端。
该步骤中，先通过植球机将锡球植入衬底的底面的焊盘上，然后通过回流炉焊接到衬底的焊盘上固定，形成构成连接端。
在所述衬底的底面焊接第一电子元件。
该步骤中，第一电子元件可为覆晶式元件或打线式元件等主动元件，也可以是电阻、电容和电感等被动元件，主动元件通过焊球、铜柱或焊线与衬底的暴露于底面的焊盘电性连接，被动元件通过焊料与衬底暴露于底面的焊盘电性连接。
在所述衬底的底面形成底面封装层，使所述底面封装层包覆所述第一电子元件和所述连接端。
该步骤中，采用含有10％～20％环氧树脂的环氧树脂模塑料或其他塑封材料，通过挤压注塑或浸压注塑形成于衬底的底面，将衬底的底面和第一电子元件和连接端包覆于底面封装层中，对衬底的底面进行塑封。
去除远离所述衬底一侧的部分所述底面封装层，使所述连接端部分漏出于所述底面封装层。
该步骤中，可以通过研磨等方式去除衬底一侧的部分底面封装层，使连接端部分漏出于底面封装层。
在所述连接端漏出于所述底面封装层的部位形成球形部。
该步骤中，通过回流炉在连接端漏出于底面封装层的部位焊接形成球形部，以使连接端能够凸出于第二表面。
本体可以通过连接端电性连接在电子设备中，通过连接端连通本体，使本体能够通电实现其系统功能。其中，连接端的多个焊球凸起的设置提高了本体与电子设备的连接稳定性，使本体在电子设备的使用过程中不易发生脱落，避免造成接触不良的风险，且焊球凸起远离衬底的一端用于连接的部位为球型部，能够增加连接端的第二端与电子设备的接触面积，从而能够增强本体与电子设备的连接强度，同时，球形部不易发生弯折或断裂，且更方便连接，能够降低本体的连接难度，提升本体的使用寿命。
第一电子元件和第二电子元件分别设置于衬底的两面的双面设计，与能够降低本体的体积，满足人们对便携式电子设备更小、更轻、更紧凑型的需求，且顶面封装层和底面封装层并能够保护第一电子元件、第二电子元件、衬底及连接端不受侵蚀和损坏，增加其连接强度，同时第一表面能够保护衬底的顶面、底面、第二电子元件、第一电子元件和连接端在制备屏蔽层时不被金属材料溅射，避免造成本体短路，提高双面封装结构的良率，且能够增大屏蔽层溅射表面，从而增大屏蔽层的屏蔽范围，提高屏蔽层屏蔽电磁干扰的效果。焊盘和配线层的设置使第一电子元件、第二电子元件和连接端电性连接，从而使本体与电子设备连接时，能够通过连接端导通电流，使本体内部的第一电子元件和第二电子元件能够实现其功能。
在一种可能的设计中，所述在所述连接端漏出于所述底面封装层的部位形成球形部，具体包括：
去除位于连接端周围的部分所述底面封装层的材料，使所述连接端与所述底面封装层之间形成间隙。
该步骤中，可以通过激光切割、刀片切割或化学刻蚀的方式去除位于连接端周围的部分底面封装层的材料，使连接端与底面封装层之间形成间隙。
需要说明的是，在该步骤中，也可以通过激光切割、刀片切割或化学刻蚀的方式去除底面封装层位于相邻两个本体之间的部位的材料，以形成沟槽。
在所述连接端漏出于所述底面封装层的部位涂覆助焊剂，经过回流炉焊接形成球形部。
该步骤中，在连接端漏出于底面封装层的部位涂覆助焊剂，通过间隙操作连接端，调成其外形，再经过回流炉焊接形成球形部，使连接端凸出于第二表面。
在形成球形部的过程中，该间隙能够增大操作空间，便于回流炉的焊接操作，降低球形部形成的难度，同时，便于操作球形部调整其外形，以增加焊球凸起的长度，使连接端凸出于第二表面，便于连接端与电子设备进行电性连接。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。
附图说明
图1为本申请所提供的双面封装结构在一种具体实施例中的结构示意图；
图2为图1中A处的局部放大图；
图3为本申请所提供的双面封装结构在另一种实施例中的结构示意图；
图4为本申请所提供的双面封装结构的制备方法的流程图；
图5为衬底的结构示意图；
图6为在衬底的顶面焊接第二电子元件的示意图；
图7为在衬底的顶面形成顶面封装层的示意图；
图8为在衬底的底面焊接连接端的示意图；
图9为在衬底的底面焊接第一电子元件的示意图；
图10为在衬底底面形成底面封装层的示意图；
图11为去除衬底一侧的部分底面封装层的示意图；
图12为去除部分底面封装层形成沟槽和间隙的示意图；
图13为在连接端露出于底面封装层的部位形成球形部的示意图；
图14为沟槽中心线切割并在本体上形成凹槽的示意图；
图15为本申请所提供的双面封装结构在又一种实施例中的结构示意图；
图16为本申请所提供的双面封装结构在另一种实施例中的结构示意图。
附图标记：
10-封装体；
101-沟槽；
1-本体；
11-第一表面；
111-上表面；
112-侧表面；
12-第二表面；
13-衬底；
131-焊盘；
132-配线层
133-顶面；
134-底面；
14-连接端；
141-第一端；
142-第二端；
143-焊球凸起；
15-第一电子元件；
16-第二电子元件；
17-顶面封装层；
18-底面封装层；
19-间隙；
2-屏蔽层；
3-凹槽；
X-厚度方向。
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
具体实施方式
为了更好的理解本申请的技术方案，下面结合附图对本申请实施例进行详细描述。
在一种具体实施例中，下面通过具体的实施例并结合附图对本申请做进一步的详细描述。
本申请提供了一种双面封装结构，如图1和图14所示，包括本体1和屏蔽层2，本体1包括第一表面11和第二表面12，第二表面12周部设置有凹槽3，屏蔽层2溅射于第一表面11。其中，第二表面12为非溅射表面。
在制备电子模组的外部屏蔽层的过程中，为了防止在溅射外部屏蔽层时将金属材料溅射到非溅射表面影响电子模组的使用，在溅射外部屏蔽层之前，需要在电子模组的非溅射表面使用掩膜胶带进行掩膜以保护非溅射表面免受影响。掩膜时，将掩膜胶带粘接于非溅射表面，并挤压与非溅射表面粘接处的掩膜胶带，使掩膜胶带与非溅射表面完全贴合，避免掩膜层与非溅射表面之间产生缝隙。但是，由于掩膜胶带上的胶体较厚，挤压时，胶体受到压力易从胶带旁溢出，从而使多余的胶体或沿非溅射表面的周部凸出于溅射表面，因此，在进行溅射外部屏蔽层时，溅射的材料易沉积在凸出于溅射表面的胶体与溅射表面之间的拐角处，使得在将掩膜胶带脱离非溅射表面后，屏蔽层靠近非溅射表面的边缘处易残留金属毛刺，在后面的电子模组中转过程中，金属毛刺脱落易造成电子模组短路，影响电子模组的封装良率。
本实施例中，如图1和图14所示，本体1的第二表面12周部设置有凹槽3，制备屏蔽层2的过程中，掩膜时，挤压与第二表面12粘接的掩膜胶带的过程中，溢出的胶体能够填充到凹槽3中，避免多余的胶体沿第二表面12的周部凸出于第一表面11，因此，在本体1的第一表面11进行溅射屏蔽层2时，能够避免溅射材料在靠近第二表面12的边缘处沉积，从而能够避免去除掩膜胶带时屏蔽层2在靠近第二表面的边缘处产生金属毛刺，从而能够消除制备屏蔽层2产生金属毛刺的残留造成本体1在电连接时出现短路的风险，提高了双面封装结构的封装良率，同时，该双面封装结构具有结构简单、易于加工、成本低的优点，且无需另外的专用设备去除金属毛刺、人工检验、AOI&FVI检验拦截等制备流程，极大的降低了人工和制造成本。
其中，本申请中的双面封装结构适用范围较广，能够适用于手机、电脑、平板等有这种封装结构需求的电子产品中，在此不做限制。
另外，凹槽3内可以有屏蔽层2，也可以无屏蔽层2，凹槽3中有或无屏蔽层2都不会影响本体1的电连接。具体地，如图1所示的具体实施例中，当挤压掩膜胶带溢出的胶体完全填充凹槽3时，溅射屏蔽层2时，金属材料不会溅射到凹槽3中，去除掩膜胶带后凹槽3内无屏蔽层2。如图3所示的另一种具体实施例中，当挤压掩膜胶带溢出的胶体不能完全填充凹槽3时，溢出的胶体与凹槽3之间具有缝隙，溅射屏蔽层2时，金属材料经缝隙溅射到了凹槽3中，去除掩膜胶带后，凹槽3内形成有屏蔽层2，且由于溢出的胶体的部分填充，缝隙较小，凹槽3内的屏蔽层2的厚度小于侧表面112的屏蔽层2的厚度。
此外，屏蔽层2可以为一层金属层或多层金属层，具体地，在一种具体实施例中，屏蔽层为3层金属层结构，接合于本体1的第一层金属层的材质为不锈钢，中间第二层金属层的材质为铜，离本体1最远的第三层金属层的材质为不锈钢，其中，第一层金属层为接合金属层，用于屏蔽层2与本体1连接，第二层金属层为电磁屏蔽金属层，用于屏蔽外部电磁干扰，第三层金属层为抗氧化层，能够避免屏蔽层被腐蚀损坏，提高双面封装结构的使用寿命。屏蔽层2可以通过物理气相沉积方式形成，也可以通过离子镀膜、喷涂、蒸镀或化学气相沉积等其他方式形成，在此不做限制。
在一种具体实施例中，如图1和图2所示，凹槽3的高度为H，10μm≤H≤150μm。例如H可以为10μm、20μm、50μm、80μm、110μm、140μm或150μm等。
本实施例中，凹槽3的高度H不应过大也不应过小，若H过小，例如H＜10μm，凹槽3的体积过小，能够容纳的挤压掩膜胶带溢出的胶体过少，使得溢出的胶体仍易沿第二表面12的边缘处凸出于第一表面11，使溅射屏蔽层2时仍会有金属材料沉积，从而屏蔽层2仍易残留金属毛刺，影响双面封装结构的封装良率。若H过大，例如H＞150μm，针对于目前大部分产品的屏蔽层2的制备，掩膜时挤压掩膜胶带该溢出的胶体的体积远小于该尺寸的凹槽3的体积，应用的场景少，浪费凹槽3的空间，增加制造成本，且会导致第一表面11的表面积过小，降低屏蔽层2屏蔽电磁干扰的效果。因此，当凹槽3的高度H为10μm≤H≤150μm时，凹槽3的高度适中，能够满足目前大部分产品制备屏蔽层2的需求，且不会影响屏蔽层2的屏蔽电磁干扰的效果，提高双面封装结构的封装良率，避免凹槽3的空间浪费，节约制造成本。
在一种具体实施例中，如图1和图2所示，凹槽3的宽度为W，10μm≤W≤150μm。例如H可以为10μm、20μm、50μm、80μm、110μm、140μm或150μm等。
本实施例中，凹槽3的宽度W不应过大也不应过小，若W过小，例如W＜10μm，凹槽3的体积过小，且第二表面12的边缘距离第一表面11过近，能够容纳的挤压掩膜胶带溢出的胶体过少，且使得溢出的胶体仍易沿第二表面12的边缘处凸出于第一表面11，使溅射屏蔽层2时仍会有金属材料沉积，从而屏蔽层2仍易残留金属毛刺，影响双面封装结构的封装良率。若W过大，例如W＞150μm，针对于目前大部分产品的屏蔽层2的制备，掩膜时挤压掩膜胶带该溢出的胶体的体积远小于该尺寸的凹槽3的体积，应用的场景少，浪费凹槽3的空间，增加制造成本，且会导致第二表面12的表面积过小，影响本体1的电连接。因此，当凹槽3的宽度W为10μm≤W≤150μm时，凹槽3的宽度适中，能够满足目前大部分产品制备屏蔽层2的需求，且不会影响本体1的电连接，提高双面封装结构的封装良率，避免凹槽3的空间浪费，节约制造成本。
在一种具体实施例中，如图1、图15和图16所示，凹槽3的截面形状为矩形、三角形、梯形、弧形中的一种。
本实施例中，当凹槽3的截面形状为矩形、三角形、梯形、弧形中的一种时，均具有较好的容纳性，能够容纳挤压掩膜胶带该溢出的胶体，防止溢出的胶体沿第二表面12的边缘处凸出于第一表面11，且易于制备加工，便于大批量生产，能够降低制造成本。
其中，凹槽3可以通过激光切割方式形成，也可以通过刀片切割或化学刻蚀形成，在此不做限制。当然，凹槽3的截面形状也可以是其他不规则图形的形状，只要能保证凹槽3的体积适中即可，在此不做限制。
另外，当凹槽3的截面形状为梯形时，凹槽3槽底的宽度小于其开口的宽度，该结构更易于加工。
在一种具体实施例中，如图1和图2所示，第一表面11包括上表面111和侧表面112。
具体地，上表面111的屏蔽层2的厚度为D1，4μm≤D1≤10μm。例如D1可以为4μm、5μm、6μm、7μm、8μm、9μm或10μm等。
本实施例中，上表面111的屏蔽层2的厚度D1不应过大也不应过小，若D1过小，例如D1＜4μm，则上表面111的屏蔽层2太薄，在本体1的使用过程中，上表面111的屏蔽层2由于经常与电子设备中的其他元件接触，因此，D1太薄容易被其他元件剐蹭损坏，降低双面封装结构的使用寿命，且屏蔽层2过薄，例如D1＜2μm，会导致屏蔽层2的屏蔽电磁干扰效果弱，影响本体1的工作性能。若D1过大，例如D1＞10μm，则上表面111的屏蔽层2太厚，使双面封装结构的重量和体积增大，不利于便携式电子设备的更小、更轻、更紧凑型的设计，且制备成本较高，易造成资源浪费。因此，当上表面111的屏蔽层2的厚度D1为4μm≤D1≤10μm时，屏蔽层2的厚度适中，能够在保证屏蔽层2具有较好的屏蔽电磁干扰效果同时，使上表面111的屏蔽层2不易被损坏，提高双面封装结构的使用寿命，且能够降低双面封装结构的重量和体积，降低制造成本。
具体地，侧表面112的屏蔽层2的厚度为D2，2μm≤D2≤5μm。例如，D2可以为2μm、3μm、4μm或5μm等。
本实施例中，由于侧表面112的屏蔽层2不会经常与电子设备中的其他元件接触，因此，侧表面112的屏蔽层2的厚度D2小于上表面111的屏蔽层2的厚度D1，能够保证屏蔽层2具有较好的屏蔽电磁干扰效果同时，降低制造成本。其中，侧表面112的屏蔽层2的厚度D2不应过大也不应过小，若D2过小，例如D2＜2μm，会导致屏蔽层2的屏蔽电磁干扰效果弱，影响本体1的工作性能，且使屏蔽层2易被侵蚀或损坏，降低双面封装结构的使用寿命。若D2过大，例如D2＞5μm，则会使双面封装结构的重量和体积增大，不利于便携式电子设备的更小、更轻、更紧凑型的设计，且制备成本较高，易造成资源浪费。因此，当侧表面112的屏蔽层2的厚度D2为2μm≤D2≤5μm时，屏蔽层2的厚度适中，能够在保证屏蔽层2具有较好的屏蔽电磁干扰效果同时，使侧表面112的屏蔽层2不易被损坏，提高双面封装结构的使用寿命，且能够降低双面封装结构的重量和体积，降低制造成本。
在一种具体实施例中，如图1所示，本体1包括衬底13和连接端14，连接端14的第一端141与衬底13电性连接，连接端14的第二端142凸出于第二表面12。
本实施例中，本体1可以通过连接端14电性连接在电子设备中，其中，连接端14的第一端141与衬底13电性连接，连接端14的第二端142凸出于第二表面12，使连接端14的第二端142能够与电子设备电性连接，电子设备提供电源，通过连接端14连通本体1，使本体1能够通电实现其系统功能。
具体地，如图1和图2和图14所示，连接端14包括多个焊球凸起143，多个焊球凸起143远离衬底13的一端形成为球形部，球形部凸出于第二表面12。
本实施例中，多个焊球凸起143的设置提高了本体1与电子设备的连接稳定性，使本体1在电子设备的使用过程中不易发生脱落，避免造成接触不良的风险，且焊球凸起143远离衬底13的一端用于连接的部位为球型部，能够增加连接端14的第二端142与电子设备的接触面积，从而能够增强本体1与电子设备的连接强度，同时，球形部不易发生弯折或断裂，且更方便连接，能够降低本体1的连接难度，提升本体1的使用寿命。
其中，形成焊球凸起143的方法，可以先通过植球机将锡球植入衬底13，再通过回流炉焊接到衬底13固定形成如图8所示的焊球结构，然后如图11和图12所示，去除焊球结构远离衬底13的部分结构，在其端面涂覆助焊剂，经过回流炉焊接形成球形部，形成如图13所示的焊球凸起143。
在一种具体实施例中，如图1、图8、图9和图10所示，本体1包括底面封装层18和第一电子元件15，第一电子元件15电连接于衬底13的底面134，底面封装层18包覆于衬底13的底面134和第一电子元件15，且包覆于部分连接端14，底面封装层18远离衬底13的一面形成为第二表面12，底面封装层18的侧面和衬底13的侧面形成为部分第一表面11。
本实施例中，第一电子元件15的设置能够增加本体1的系统功能，使本体1的功能更具多样性，从而能够提高安装本体1的电子设备的功能，底面封装层18包覆于衬底13的底面、第一电子元件15以及部分连接端14，且在本体1与电子设备电性连接时，仅连接端14的第二端142和第二表面12与电子设备接触，能够保护衬底13的底面134和第一电子元件15不受侵蚀和损坏，能够增加连接端14与衬底13的连接强度，避免本体1出现故障，提高本体1的使用寿命，同时，底面封装层18的侧面和衬底13的侧面作为第一表面11，能够避免制备屏蔽层2时金属材料溅射到第一电子元件15、衬底13和连接端14造成本体1短路，提高双面封装结构的封装良率，且能够增大屏蔽层2溅射表面，从而增大屏蔽层2的屏蔽范围，提高屏蔽层2屏蔽电磁干扰的效果。
其中，第一电子元件15焊接于衬底13的底面134，第一电子元件15可为覆晶式元件或打线式元件等主动元件，也可以是电阻、电容和电感等被动元件，主动元件通过焊球、铜柱或焊线与衬底13电性连接，被动元件通过焊料与衬底13电性连接，底面封装层18通过挤压注塑或浸压注塑形成于衬底13的底面134对衬底13的底面134进行塑封，底面封装层的材料为含有10％～20％环氧树脂的环氧树脂模塑料，也可以是其他用于塑封的材料，在此不做限制。
在一种具体实施例中，如图1和图12所示，球形部与底面封装层18之间形成有间隙19。
本实施例中，如图12所示，在形成球形部的过程中，该间隙19能够增大操作空间，便于回流炉的焊接操作，降低球形部形成的难度，同时，便于操作球形部调整其外形，以增加焊球凸起143的长度，使连接端凸出于第二表面12，便于连接端14与电子设备进行电性连接。
在一种具体实施例中，如图1、图6和图7所示，本体1包括顶面封装层17和第二电子元件16，第二电子元件16电连接于衬底13的顶面133，顶面封装层17包覆于衬底13的顶面133和第二电子元件16，顶面封装层17远离衬底13的一面和顶面封装层17的侧面形成为部分第一表面11。
本实施例中，第二电子元件16的设置能够增加本体1的系统功能，使本体1的功能更具多样性，从而能够提高安装本体1的电子设备的功能，且与第一电子元件15分别设置于衬底13的两面的双面设计，与能够降低本体1的体积，满足人们对便携式电子设备更小、更轻、更紧凑型的需求，顶面封装层17包覆于衬底13的表面和第二电子元件16，能够保护衬底13的顶面和第二电子元件16不受侵蚀和损坏，能够增加第二电子元件16与衬底13的连接强度，避免第二电子元件16脱离造使本体1出现故障，提高本体1的使用寿命，同时，顶面封装层17远离衬底13的一面和顶面封装层17的侧面作为第一表面11，能够保护衬底13的顶面133和第二电子元件16在制备屏蔽层2时不被金属材料溅射，避免造成本体1短路，提高双面封装结构的良率，且能够增大屏蔽层2溅射表面，从而增大屏蔽层2的屏蔽范围，提高屏蔽层2屏蔽电磁干扰的效果。
其中，第二电子元件16焊接于衬底13的顶面133，第二电子元件16可为覆晶式元件或打线式元件等主动元件，也可以是电阻、电容和电感等被动元件，主动元件通过焊球、铜柱或焊线与衬底13电性连接，被动元件通过焊料与衬底13电性连接，顶面封装层17通过挤压注塑或浸压注塑形成于衬底13的顶面133对衬底13的顶面133进行塑封，底面封装层的材料为含有10％～20％环氧树脂的环氧树脂模塑料，也可以是其他用于塑封的材料，在此不做限制。
在一种具体实施例中，如图1和图5所示，衬底13中设置有配线层132，衬底13的表面设置有焊盘131，焊盘131的一端与配线层132连接，焊盘131的另一端用于连接第一电子元件15、第二电子元件16或连接端14。
本实施例中，配线层132位于衬底13的内部，焊盘131也设置于衬底13内部，且焊盘131暴露于衬底13的顶面133和底面134，焊盘131通过导电通孔与配线层电性连接，第一电子元件15和连接端14电性连接在暴露于衬底13底面134的焊盘131上，第二电子元件16电性连接在暴露于衬底13顶面133的焊盘131上，因此，焊盘131和配线层132的设置使第一电子元件15、第二电子元件16件和连接端14电性连接，从而使本体1与电子设备连接时，能够通过连接端14导通电流，使本体1内部的第一电子元件15和第二电子元件16能够实现其功能。
本申请还提供了一种双面封装结构的制备方法，如图4所示，用于制备以上各实施例的双面封装结，方法包括如下步骤：
步骤S1，如图5至图13所示，制备封装体10，封装体10包括多个本体1。
该步骤中，为了提高制造效率，制备一个具有多个本体1的封装体10。
步骤S2，如图12和图13所示，在封装体10的非溅射表面且位于相邻两个本体1之间的部位制备沟槽101。
该步骤中，可以通过激光切割、刀片切割或化学刻蚀等方式在封装体10的非溅射表面且位于相邻两个本体1之间的部位制备沟槽101，以提高后续制备凹槽3的效率。
步骤S3，如图13和图14所示，沿封装体10的厚度方向X且沿沟槽101的中心线切割封装体10，以分割各个本体1，使沟槽101位于各个本体1的部分形成凹槽3。
该步骤中，沿封装体10的厚度方向X且沿沟槽101的中心线，通过机械切割和激光切割等方式切割封装体10，将封装体10分割成若干个本体1，使沟槽101位于各本体1的位置形成凹槽3。
步骤S4，对各个本体1的非溅射表面进行掩膜。
该步骤中，溅射屏蔽层2的金属材料会造成本体1连接端14产生短路不良，因此，在溅射屏蔽层2前需要对非溅射表面进行掩膜，具体地，可以将掩膜胶带覆盖于非溅射表面，并挤压与非溅射表面粘接处的掩膜胶带，使掩膜胶带与非溅射表面完全贴合。
步骤S5，如图1所示，对本体1位于非溅射表面以外的表面溅射形成屏蔽层2。
该步骤中，可根据实际情况将金属材料溅射于溅射表面，形成具有屏蔽电磁干扰作用的屏蔽层2。
本实施例中，本体1的第一表面11为溅射表面，第二表面12为非溅射表面，本体1的第二表面12周部设置有凹槽3，掩膜时，挤压与第二表面12粘接的掩膜胶带的过程中，受压力而溢出的胶体能够填充到凹槽3中，避免多余的胶体沿第二表面12的周部凸出于第一表面11，因此，在本体1的第一表面11进行溅射屏蔽层2时，能够避免溅射材料在靠近第二表面12的边缘处沉积，从而能够避免去除掩膜胶带时屏蔽层2在靠近第二表面的边缘处产生金属毛刺，从而能够消除制备屏蔽层2产生金属毛刺的残留造成本体1在电连接时出现短路的风险，提高了双面封装结构的封装良率，同时，该双面封装结构具有结构简单、易于加工、成本低的优点，且无需另外的专用去除金属毛刺、人工检验、AOI&FVI检验拦截等制备流程，极大的降低了人工和制造成本。
其中，本申请中的双面封装结构适用范围较广，能够适用于手机、电脑、平板等有这种封装结构需求的电子产品中，在此不做限制。
另外，凹槽3内可以有屏蔽层2，也可以无屏蔽层2，凹槽3中有或无屏蔽层2都不会影响本体1的电连接。具体地，如图1所示的具体实施例中，当挤压掩膜胶带溢出的胶体完全填充凹槽3时，溅射屏蔽层2时，材料不会溅射到凹槽3中，去除掩膜胶带后凹槽3内无屏蔽层2。如图3所示的另一种具体实施例中，当挤压掩膜胶带溢出的胶体不能完全填充凹槽3时，溢出的胶体与凹槽3之间具有缝隙，溅射屏蔽层2时，材料经缝隙溅射到了凹槽3中，去除掩膜胶带后，凹槽3内形成有屏蔽层2，且由于溢出的胶体的部分填充，缝隙较小，凹槽3内的屏蔽层2的厚度小于第一表面11的屏蔽层2的厚度。
此外，屏蔽层2可以为一层金属层或多层金属层，具体地，在一种具体实施例中，屏蔽层为3层金属层结构，接合于本体1的第一层金属层的材质为不锈钢，中间第二层金属层的材质为铜，离本体1最远的第三层金属层的材质为不锈钢，其中，第一层金属层为接合金属层，用于屏蔽层2与本体1连接，第二层金属层为电磁屏蔽金属层，用于屏蔽外部电磁干扰，第三层金属层为抗氧化层，能够避免屏蔽层被腐蚀损坏，提高双面封装结构的使用寿命。屏蔽层2可以通过物理气相沉积方式形成，也可以通过离子镀膜、喷涂、蒸镀或化学气相沉积等其他方式形成，在此不做限制。
具体地，制备封装体10的步骤S1具体包括：
步骤S11，如图5所示，提供衬底13。
该步骤中，衬底包括配线层132和焊盘131，配线层132位于衬底13的内部，焊盘131也设置于衬底13内部，且焊盘131暴露于衬底13的顶面133和底面134，焊盘131通过导电通孔与配线层电性连接。
步骤S12，如图6所示，在衬底13的顶面133焊接第二电子元件16。
该步骤中，第二电子元件16可为覆晶式元件或打线式元件等主动元件，也可以是电阻、电容和电感等被动元件，主动元件通过焊球、铜柱或焊线与衬底13的暴露于顶面133的焊盘131电性连接，被动元件通过焊料与衬底13暴露于顶面133的焊盘131电性连接。
步骤S13，如图7所示，在衬底13的顶面133形成顶面封装层17，使顶面封装层17包覆第二电子元件16。
该步骤中，采用含有10％～20％环氧树脂的环氧树脂模塑料或其他塑封材料，通过挤压注塑或浸压注塑形成于衬底13的顶面133，将衬底13的顶面133和第二电子元件16包覆于顶面封装层17中，对衬底13的顶面133进行塑封。
步骤S14，如图8所示，在衬底13的底面134焊接连接端14。
该步骤中，先通过植球机将锡球植入衬底13的底面134的焊盘131上，然后通过回流炉焊接到衬底13的焊盘131上固定，形成构成连接端14。
步骤S15，如图9所示，在衬底13的底面134焊接第一电子元件15。
该步骤中，第一电子元件15可为覆晶式元件或打线式元件等主动元件，也可以是电阻、电容和电感等被动元件，主动元件通过焊球、铜柱或焊线与衬底13的暴露于底面134的焊盘131电性连接，被动元件通过焊料与衬底13暴露于底面134的焊盘131电性连接。
步骤S16，如图10所示，在衬底13的底面134形成底面封装层18，使底面封装层18包覆第一电子元件15和连接端14。
该步骤中，采用含有10％～20％环氧树脂的环氧树脂模塑料或其他塑封材料，通过挤压注塑或浸压注塑形成于衬底13的底面134，将衬底13的底面134和第一电子元件15和连接端14包覆于底面封装层18中，对衬底13的底面134进行塑封。
步骤S17，如图11和图12所示，去除远离衬底13一侧的部分底面封装层18，使连接端14部分漏出于底面封装层18。
该步骤中，可以通过研磨等方式去除衬底13一侧的部分底面封装层18，使连接端14部分漏出于底面封装层18。
步骤S18，如图13所示，在连接端14漏出于底面封装层18的部位形成球形部。
该步骤中，通过回流炉在连接端14漏出于底面封装层18的部位焊接形成球形部，以使连接端14能够凸出于第二表面12。
本实施例中，本体1可以通过连接端14电性连接在电子设备中，通过连接端14连通本体1，使本体1能够通电实现其系统功能。其中，连接端14的多个焊球凸起143的设置提高了本体1与电子设备的连接稳定性，使本体1在电子设备的使用过程中不易发生脱落，避免造成接触不良的风险，且焊球凸起143远离衬底13的一端用于连接的部位为球型部，能够增加连接端14的第二端142与电子设备的接触面积，从而能够增强本体1与电子设备的连接强度，同时，球形部不易发生弯折或断裂，且更方便连接，能够降低本体1的连接难度，提升本体1的使用寿命。
第一电子元件15和第二电子元件16分别设置于衬底13的两面的双面设计，与能够降低本体1的体积，满足人们对便携式电子设备更小、更轻、更紧凑型的需求，且顶面封装层17和底面封装层18并能够保护第一电子元件15、第二电子元件16、衬底13及连接端不受侵蚀和损坏，增加其连接强度，同时第一表面11能够保护衬底13的顶面133、底面134、第二电子元件16、第一电子元件15和连接端14在制备屏蔽层2时不被金属材料溅射，避免造成本体1短路，提高双面封装结构的良率，且能够增大屏蔽层2溅射表面，从而增大屏蔽层2的屏蔽范围，提高屏蔽层2屏蔽电磁干扰的效果。焊盘131和配线层132的设置使第一电子元件15、第二电子元件和连接端14电性连接，从而使本体1与电子设备连接时，能够通过连接端14导通电流，使本体1内部的第一电子元件15和第二电子元件16能够实现其功能。
具体地，在连接端14漏出于底面封装层18的部位形成球形部的步骤S18具体包括：
步骤S181，如图12所示，去除位于连接端14周围的部分底面封装层18的材料，使连接端14与底面封装层18之间形成间隙19。
该步骤中，可以通过激光切割、刀片切割或化学刻蚀的方式去除位于连接端14周围的部分底面封装层18的材料，使连接端14与底面封装层18之间形成间隙19。
需要说明的是，在步骤S181中，也可以通过激光切割、刀片切割或化学刻蚀的方式去除底面封装层18位于相邻两个本体1之间的部位的材料，以形成沟槽101。
步骤S182，如图13所示，在连接端14漏出于底面封装层18的部位涂覆助焊剂，经过回流炉焊接形成球形部。
该步骤中，在连接端14漏出于底面封装层18的部位涂覆助焊剂，通过间隙19操作连接端14，调成其外形，再经过回流炉焊接形成球形部，使连接端凸出于第二表面12。
本实施例中，在形成球形部的过程中，该间隙19能够增大操作空间，便于回流炉的焊接操作，降低球形部形成的难度，同时，便于操作球形部调整其外形，以增加焊球凸起143的长度，使连接端凸出于第二表面12，便于连接端14与电子设备进行电性连接。
需要指出的是，本专利申请文件的一部分包含受著作权保护的内容。除了对专利局的专利文件或记录的专利文档内容制作副本以外，著作权人保留著作权。

Claims (14)

1.一种双面封装结构，其特征在于，包括：
本体，所述本体包括第一表面和第二表面，所述第二表面周部设置有凹槽；
屏蔽层，所述屏蔽层溅射于所述第一表面。
2.根据权利要求1所述的双面封装结构，其特征在于，所述凹槽的高度为H，10μm≤H≤150μm。
3.根据权利要求2所述的双面封装结构，其特征在于，所述凹槽的宽度为W，10μm≤W≤150μm。
4.根据权利要求1所述的双面封装结构，其特征在于，所述凹槽的截面形状为矩形、三角形、梯形、弧形中的一种。
5.根据权利要求1所述的双面封装结构，其特征在于，所述第一表面包括上表面和侧表面；
所述上表面的屏蔽层的厚度为D1，4μm≤D1≤10μm；
所述侧表面的屏蔽层的厚度为D2，2μm≤D2≤5μm。
6.根据权利要求1-5任一项所述的双面封装结构，其特征在于，所述本体包括衬底和连接端，所述连接端的第一端与所述衬底电性连接，所述连接端的第二端凸出于所述第二表面。
7.根据权利要求6所述的双面封装结构，其特征在于，所述连接端包括多个焊球凸起，多个所述焊球凸起远离所述衬底的一端形成为球形部，所述球形部凸出于所述第二表面。
8.根据权利要求7所述的双面封装结构，其特征在于，所述本体包括底面封装层和第一电子元件，所述第一电子元件电连接于所述衬底的底面，所述底面封装层包覆于所述衬底的底面和所述第一电子元件，且包覆于部分所述连接端；
所述底面封装层远离所述衬底的一面形成为所述第二表面，所述底面封装层的侧面和所述衬底的侧面形成为部分所述第一表面。
9.根据权利要求8所述的双面封装结构，其特征在于，所述球形部与所述底面封装层之间形成有间隙。
10.根据权利要求8所述的双面封装结构，其特征在于，所述本体包括顶面封装层和第二电子元件，所述第二电子元件电连接于所述衬底的顶面，所述顶面封装层包覆于所述衬底的顶面和所述第二电子元件；
所述顶面封装层远离所述衬底的一面和所述顶面封装层的侧面形成为部分所述第一表面。
11.根据权利要求10所述的双面封装结构，其特征在于，所述衬底中设置有配线层，所述衬底的表面设置有焊盘，所述焊盘的一端与所述配线层连接，所述焊盘的另一端用于连接所述第一电子元件、所述第二电子元件或所述连接端。
12.一种双面封装结构的制备方法，其特征在于，用于制备权利要求1-11任一项所述的双面封装结，所述方法包括如下步骤：
制备封装体，所述封装体包括多个本体；
在所述封装体的非溅射表面且位于相邻两个所述本体之间的部位制备沟槽；
沿所述封装体的厚度方向且沿所述沟槽的中心线切割所述封装体，以分割各个所述本体，使所述沟槽位于各个所述本体的部分形成凹槽；
对各个所述本体的非溅射表面进行掩膜；
对所述本体位于所述非溅射表面以外的表面溅射形成屏蔽层。
13.根据权利要求12所述的双面封装结构的制备方法，其特征在于，所述制备封装体，具体包括：
提供衬底；
在衬底的顶面焊接第二电子元件；
在所述衬底的顶面形成顶面封装层，使所述顶面封装层包覆所述第二电子元件；
在所述衬底的底面焊接连接端；
在所述衬底的底面焊接第一电子元件；
在所述衬底的底面形成底面封装层，使所述底面封装层包覆所述第一电子元件和所述连接端；
去除远离所述衬底一侧的部分所述底面封装层，使所述连接端部分漏出于所述底面封装层；
在所述连接端漏出于所述底面封装层的部位形成球形部。
14.根据权利要求13所述的双面封装结构的制备方法，其特征在于，所述在所述连接端漏出于所述底面封装层的部位形成球形部，具体包括：
去除位于连接端周围的部分所述底面封装层的材料，使所述连接端与所述底面封装层之间形成间隙；
在所述连接端漏出于所述底面封装层的部位涂覆助焊剂，经过回流炉焊接形成球形部。
CN202111625846.0A 2021-12-28 2021-12-28 一种双面封装结构及其制备方法 Active CN116364700B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111625846.0A CN116364700B (zh) 2021-12-28 2021-12-28 一种双面封装结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111625846.0A CN116364700B (zh) 2021-12-28 2021-12-28 一种双面封装结构及其制备方法

Publications (2)

Publication Number Publication Date
CN116364700A true CN116364700A (zh) 2023-06-30
CN116364700B CN116364700B (zh) 2024-04-05

Family

ID=86925634

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111625846.0A Active CN116364700B (zh) 2021-12-28 2021-12-28 一种双面封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN116364700B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760667A (zh) * 2011-04-29 2012-10-31 力成科技股份有限公司 形成双面电磁屏蔽层的半导体封装方法及构造
CN205355034U (zh) * 2016-01-25 2016-06-29 苏州日月新半导体有限公司 集成电路封装件
US20180323170A1 (en) * 2015-11-12 2018-11-08 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
US20200303318A1 (en) * 2019-03-18 2020-09-24 Qorvo Us, Inc. Shielded electronic modules and methods of forming the same utilizing plating and double-cut singulation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760667A (zh) * 2011-04-29 2012-10-31 力成科技股份有限公司 形成双面电磁屏蔽层的半导体封装方法及构造
US20180323170A1 (en) * 2015-11-12 2018-11-08 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
CN205355034U (zh) * 2016-01-25 2016-06-29 苏州日月新半导体有限公司 集成电路封装件
US20200303318A1 (en) * 2019-03-18 2020-09-24 Qorvo Us, Inc. Shielded electronic modules and methods of forming the same utilizing plating and double-cut singulation

Also Published As

Publication number Publication date
CN116364700B (zh) 2024-04-05

Similar Documents

Publication Publication Date Title
CN101645436B (zh) 具有电磁干扰防护体的半导体封装件及其形成方法
TWI528515B (zh) 形成用於覆晶半導體晶粒的墊佈局的半導體裝置及方法
US7374969B2 (en) Semiconductor package with conductive molding compound and manufacturing method thereof
US5909633A (en) Method of manufacturing an electronic component
US5959353A (en) Semiconductor device
WO2008001641A1 (fr) Substrat d'interconnexion et structure de montage de circuits électroniques
US20110193223A1 (en) Semiconductor device, chip-on-chip mounting structure, method of manufacturing the semiconductor device, and method of forming the chip-on-chip mounting structure
CN101635281A (zh) 具有电磁干扰防护体的半导体封装件及其形成方法
TW201104761A (en) Semiconductor device and method of forming shielding layer after encapsulation and grounded through interconnect structure
US6137162A (en) Chip stack package
CN114823651B (zh) 一种带有滤波器的射频系统模块封装结构及方法
US6175152B1 (en) Semiconductor device
US11903120B2 (en) Radio frequency module
CN111788675A (zh) 高频模块
US7745907B2 (en) Semiconductor package including connector disposed in troughhole
US8179686B2 (en) Mounted structural body and method of manufacturing the same
CN116364700B (zh) 一种双面封装结构及其制备方法
CN113766818A (zh) 多层堆叠封装组件及多层组件的封装方法
CN114073171B (zh) 线路嵌入式基板、芯片封装结构及基板制备方法
US10470310B2 (en) Electronic component and a method for manufacturing an electronic component
US7754535B2 (en) Method of manufacturing chip integrated substrate
GB2555289A (en) Semiconductor device, and method for manufacturing same
TWI836254B (zh) 使用帶尖端設計的預先形成的遮罩進行選擇性電磁干擾屏蔽
KR101799667B1 (ko) 반도체 디바이스 모듈 및 그 제조 방법
JP7039527B2 (ja) 無線装置および無線装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant