CN116364562A - 芯片封装方法及封装结构 - Google Patents

芯片封装方法及封装结构 Download PDF

Info

Publication number
CN116364562A
CN116364562A CN202310073954.4A CN202310073954A CN116364562A CN 116364562 A CN116364562 A CN 116364562A CN 202310073954 A CN202310073954 A CN 202310073954A CN 116364562 A CN116364562 A CN 116364562A
Authority
CN
China
Prior art keywords
chip
substrate
compensation layer
thickness compensation
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310073954.4A
Other languages
English (en)
Inventor
刘在福
焦洁
汪盛伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Tongfu Chaowei Semiconductor Co ltd
Original Assignee
Suzhou Tongfu Chaowei Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Tongfu Chaowei Semiconductor Co ltd filed Critical Suzhou Tongfu Chaowei Semiconductor Co ltd
Priority to CN202310073954.4A priority Critical patent/CN116364562A/zh
Publication of CN116364562A publication Critical patent/CN116364562A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • H01L21/566Release layers for moulds, e.g. release layers, layers against residue during moulding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid

Abstract

本公开实施例提供一种芯片封装方法,采用芯片注塑模具进行塑封,芯片注塑模具包括下模腔,方法包括:分别提供衬底、芯片和厚度补偿层;将厚度补偿层固定于衬底的第一表面,以使衬底和厚度补偿层的总厚度与下模腔的深度相匹配;将芯片固定于衬底的第二表面,以得到待塑封的芯片结构;将待塑封的芯片结构的厚度补偿层固定于下模腔,通过注塑模具对待塑封的芯片结构进行塑封,形成包裹芯片的塑封层;去除厚度补偿层。本塑封方法,节省模具加工费,减少模具设备的投资费用,降低成本;不需要更换注塑模具,缩短塑封周期,省时省力;厚度补偿层可对衬底起到保护作用,提高良率;注塑模具可以适用于多种形态的封装结构,应用广泛。

Description

芯片封装方法及封装结构
技术领域
本公开实施例属于半导体封装技术领域,具体涉及一种芯片封装方法及封装结构。
背景技术
在芯片塑封过程中的,需要根据芯片衬底的厚度选择不同规格的塑封模具,为进行芯片的塑封工艺,需要持续投资塑封模具设备,需要调节模具厚度及准确度,塑封模具的投资费用大。塑封模具在更换时需要进行清洁工序,费时费力。另外,随着衬底厚度变薄,芯片封装的前期工序中可能会产生短路或者芯片损坏。
针对上述问题,有必要提出一种设计合理且有效解决上述问题的芯片封装方法及封装结构。
发明内容
本公开实施例旨在至少解决现有技术中存在的技术问题之一,提供一种芯片封装方法及封装结构。
本公开实施例的一方面提供一种芯片封装方法,采用芯片注塑模具进行塑封,所述芯片注塑模具包括下模腔,所述方法包括:
分别提供衬底、芯片和厚度补偿层;
将所述厚度补偿层固定于所述衬底的第一表面,以使所述衬底和所述厚度补偿层的总厚度与所述下模腔的深度相匹配;
将所述芯片固定于所述衬底的第二表面,以得到待塑封的芯片结构;
将所述待塑封的芯片结构的所述厚度补偿层固定于所述下模腔,通过所述注塑模具对所述待塑封的芯片结构进行塑封,形成包裹所述芯片的塑封层;
去除所述厚度补偿层。
可选的,所述厚度补偿层可耐受200℃~300℃的温度。
可选的,所述厚度补偿层为耐高温胶带。
可选的,所述将所述厚度补偿层固定于所述衬底的第一表面,包括:
通过粘合胶层将所述厚度补偿层朝向所述衬底的一侧固定于所述衬底的第一表面。
可选的,所述衬底为基板,所述去除所述厚度补偿层之后,还包括:
在所述基板背离所述芯片的一侧形成互连焊球。
可选的,所述衬底为载板,所述去除所述厚度补偿层之后,还包括:
去除所述载板,在所述芯片和所述塑封层朝向所述载板的一侧形成线路层。
可选的,通过所述注塑模具对所述待塑封的芯片结构进行塑封,形成包裹所述芯片的塑封层,包括:
采用模压成型工艺对所述待塑封的芯片结构进行塑封,形成包裹所述芯片的所述塑封层。
可选的,所述下模腔包括下模底座和下模镶条,所述下模镶条嵌设在所述下模底座,以形成底槽,其中;
所述衬底和所述厚度补偿层的总厚度与所述底槽的深度一致。
本公开实施例的另一方面提供一种芯片封装结构,采用权前文所述的封装方法封装形成。
本公开实施例的芯片封装方法及封装结构,该封装方法中通过将厚度补偿层固定于衬底的第一表面,以使衬底和厚度补偿层的总厚度与下模腔的深度相匹配,将衬底和厚度补偿层的总厚度进行统一设置,并且与下模腔的深度相匹配,这样不同厚度的芯片衬底可以选择同一型号的注塑模具,节省模具加工费,减少模具设备的投资费用,降低成本;由于注塑模具中下模腔的深度参数是固定的,不需要更换注塑模具,缩短了塑封周期,省时省力;厚度补偿层固定于衬底的第一表面,可以对衬底起到保护作用,防止衬底出现挤压现象,减少损失,提高良率;由于衬底和厚度补偿层的总厚度与下模腔的深度相匹配,注塑模具可以适用于多种形态的封装结构,应用广泛。
附图说明
图1为本公开实施例中一实施例的一种芯片封装方法的流程示意图;
图2至图5为本公开实施例中另一实施例的一种芯片封装方法的封装工艺示意图;
图6至图10为本公开实施例中另一实施例中一种芯片封装方法的封装工艺示意图。
具体实施方式
为使本领域技术人员更好地理解本公开实施例的技术方案,下面结合附图和具体实施方式对本公开实施例作进一步详细描述。
如图1所示,本公开实施例的一个方面提供一种芯片封装方法S100,采用芯片注塑模具进行塑封,芯片注塑模具包括下模腔所述封装方法S100包括:
S110、分别提供衬底、芯片和厚度补偿层。
具体地,如图3和图7所示,分别提供衬底110、芯片120和厚度补偿层130。需要说明的是,在本实施例中,衬底110可以为基板,例如印刷电路板等,衬底110也可以是载板,例如玻璃载板、硅片等等,可以根据不同的封装工艺选择相应的衬底110类型。
需要说明的是,厚度补偿层130可耐受200℃~300℃的温度。也就是说,厚度补偿层130可以耐受塑封过程中的高温加热过程。在本实施例中,厚度补偿层130可以采用耐高温胶带,当然也可以采用其他的材料,可以根据实际情况进行限定。
S120、将所述厚度补偿层固定于所述衬底的第一表面,以使所述衬底和所述厚度补偿层的总厚度与所述下模腔的深度相匹配。
如图2和图6所示,通过粘合胶层140将厚度补偿层130朝向衬底110的一侧固定于衬底110的第一表面,以使衬底110和厚度补偿层130的总厚度与下模腔的深度相匹配。
应当理解的是,衬底110的第一表面可以是衬底110的正面,也可以是衬底110的背面,具体可以根据实际需要进行选择。在本实施例中,以衬底110的第一表面为衬底110的背面,以衬底110的第二表面为衬底110的正面进行示例性说明。也就是说,通过粘合胶层140将厚度补偿层130朝向衬底110的一侧固定于衬底110的背面。
具体地,在本实施例中,下模腔包括下模底座和下模镶条,下模镶条嵌设在下模底座,以形成底槽。其中,衬底110和厚度补偿层130的总厚度与底槽的深度一致。
在一实施例中,如图2所示,以倒装芯片封装为例,衬底110为基板,进一步的,衬底110为印刷电路板。通过粘合胶层140将厚度补偿层130朝向印刷电路板的一侧固定于印刷电路板的正面,以使印刷电路板和厚度补偿层130的总厚度与下模腔的深度相匹配。
在另一实施例中,如图6所示,以扇出型芯片封装为例,衬底110为载板。通过粘合胶层140将厚度补偿层130朝向载板的一侧固定于载板的正面,以使载板和厚度补偿层130的总厚度与下模腔的深度相匹配。
在本实施例中,通过粘合胶层140将厚度补偿层130朝向衬底110的一侧固定于衬底110的第一表面,厚度补偿层130可以对衬底110的背面起到保护作用,避免衬底110的背面产生划痕和损伤,提高了良率。衬底110和厚度补偿层130的总厚度与下模腔的深度相匹配,这样不同厚度的芯片衬底可以选择同一型号的注塑模具,节省模具加工费,减少模具设备的投资费用,降低成本;由于注塑模具中下模腔的深度参数是固定的,不需要更换注塑模具,缩短了塑封周期,省时省力;由于衬底和厚度补偿层的总厚度与下模腔的深度相匹配,注塑模具可以适用于多种形态的封装结构,应用广泛。
S130、将所述芯片固定于所述衬底的第二表面,以得到待塑封的芯片结构。
如图3和图7所示,将芯片120固定于衬底110的正面,以得到得塑封的芯片结构。
具体地,如图3所示,在一实施例中,将芯片120通过焊球151倒装于印刷电路板的正面,以得到待塑封的芯片结构。在芯片120倒装在印刷电路板之前,需要在印刷电路板的正面依次形成金属层153和介电层154,金属层153的一端与焊球151电连接,金属层153的另一端与印刷电路板内部的线路层电连接。
如图7所示,在另一实施例中,将多个芯片120通过粘结层152固定于载板的正面。
S140、将所述待塑封的芯片结构的所述厚度补偿层固定于所述下模腔,通过所述注塑模具对所述芯片进行塑封,形成包裹所述芯片的塑封层。
通过定位销等将厚度补偿层130背离衬底110的一侧定位固定于下模腔,通过注塑模具采用模压成型工艺对待塑封的芯片结构进行塑封,形成包裹芯片120的塑封层160。塑封层160对芯片120起到保护作用。塑封材料可以采用环氧塑封料,例如,环氧树脂等,也可以采用其他的塑封材料,本实施例不做具体限定。可以根据实际需要进行选择。
S150、去除所述厚度补偿层。
如图5和图9所示,可以采用热分离,激光分离,紫外光分离,机械分离等方法去除厚度补偿层130。
具体地,如图5所示,在一实施例中,将厚度补偿层130与印刷电路板分离后,可以在印刷电路板的背面形成互连焊球171,芯片封装结构通过互连焊球171与外界进行电连接。
在另一实施例中,如图10所示,将厚度补偿层130与载板分离后,去除载板,并在芯片120和塑封层160朝向载板的一侧形成线路层172。芯片封装结构通过线路层172与外界进行电连接。线路层172可以包括再布线层和形成于再布线层上的多个焊球,也可以是其他的形式,本实施例不做具体限定。
本公开实施例的另一方面提供一种芯片封装结构,采用前文所述的封装方法S100封装形成,对于封装方法S100的具体步骤前文已经详细描述,在此不再赘述。
可以理解的是,以上实施方式仅仅是为了说明本公开实施例的原理而采用的示例性实施方式,然而本公开实施例并不局限于此。对于本领域内的普通技术人员而言,在不脱离本公开实施例的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本公开实施例的保护范围。

Claims (9)

1.一种芯片封装方法,采用芯片注塑模具进行塑封,所述芯片注塑模具包括下模腔,其特征在于,所述方法包括:
分别提供衬底、芯片和厚度补偿层;
将所述厚度补偿层固定于所述衬底的第一表面,以使所述衬底和所述厚度补偿层的总厚度与所述下模腔的深度相匹配;
将所述芯片固定于所述衬底的第二表面,以得到待塑封的芯片结构;
将所述待塑封的芯片结构的所述厚度补偿层固定于所述下模腔,通过所述注塑模具对所述待塑封的芯片结构进行塑封,形成包裹所述芯片的塑封层;
去除所述厚度补偿层。
2.根据权利要求1所述的封装方法,其特征在于,所述厚度补偿层可耐受200℃~300℃的温度。
3.根据权利要求2所述的封装方法,其特征在于,所述厚度补偿层为耐高温胶带。
4.根据权利要求1至3任一项所述的封装方法,其特征在于,所述将所述厚度补偿层固定于所述衬底的第一表面,包括:
通过粘合胶层将所述厚度补偿层朝向所述衬底的一侧固定于所述衬底的第一表面。
5.根据权利要求1至3任一项所述的封装方法,其特征在于,所述衬底为基板,所述去除所述厚度补偿层之后,还包括:
在所述基板背离所述芯片的一侧形成互连焊球。
6.根据权利要求1至3任一项所述的封装方法,其特征在于,所述衬底为载板,所述去除所述厚度补偿层之后,还包括:
去除所述载板,在所述芯片和所述塑封层朝向所述载板的一侧形成线路层。
7.根据权利要求1至3任一项所述封装方法,其特征在于,通过所述注塑模具对所述待塑封的芯片结构进行塑封,形成包裹所述芯片的塑封层,包括:
采用模压成型工艺对所述待塑封的芯片结构进行塑封,形成包裹所述芯片的所述塑封层。
8.根据权利要求1至3任一项所述封装方法,其特征在于,所述下模腔包括下模底座和下模镶条,所述下模镶条嵌设在所述下模底座,以形成底槽,其中;
所述衬底和所述厚度补偿层的总厚度与所述底槽的深度一致。
9.一种芯片封装结构,其特征在于,采用权利要求1至8任一项所述的封装方法封装形成。
CN202310073954.4A 2023-01-30 2023-01-30 芯片封装方法及封装结构 Pending CN116364562A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310073954.4A CN116364562A (zh) 2023-01-30 2023-01-30 芯片封装方法及封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310073954.4A CN116364562A (zh) 2023-01-30 2023-01-30 芯片封装方法及封装结构

Publications (1)

Publication Number Publication Date
CN116364562A true CN116364562A (zh) 2023-06-30

Family

ID=86940211

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310073954.4A Pending CN116364562A (zh) 2023-01-30 2023-01-30 芯片封装方法及封装结构

Country Status (1)

Country Link
CN (1) CN116364562A (zh)

Similar Documents

Publication Publication Date Title
US7741161B2 (en) Method of making integrated circuit package with transparent encapsulant
US7365420B2 (en) Semiconductor packages and methods for making and using same
CN101375389B (zh) 用于电路管芯的高热性能封装
US7015593B2 (en) Semiconductor device having contact prevention spacer
US20060055080A1 (en) Semiconductor package having flash-free contacts and techniques for manufacturing the same
EP2565913B1 (en) Method for encapsulating of a semiconductor
US20060255471A1 (en) Flip chip package having protective cap and method of fabricating the same
US7968377B2 (en) Integrated circuit protruding pad package system
US20080020510A1 (en) Fabrication method of semiconductor device
US7604469B2 (en) Degating device
JP3879823B2 (ja) 薄型半導体装置のモールド方法及びそのモールド金型
CN211125635U (zh) 半导体设备和电子设备
US20040158978A1 (en) Molding method and mold for encapsulating both sides of PCB module with wafer level package mounted PCB
CN116364562A (zh) 芯片封装方法及封装结构
US7084003B2 (en) Method for manufacturing semiconductor device packages
US9349613B1 (en) Electronic package with embedded materials in a molded structure to control warpage and stress
US20090252931A1 (en) Reinforced assembly carrier and method for manufacturing the same as well as method for manufacturing semiconductor packages
KR20000001008A (ko) 반도체칩을 내장한 플라스틱 패키지 몰드 장치와 그의 몰딩방법
KR0176111B1 (ko) 반도체 칩 패키지를 성형하는 제조금형 구조 및 이형핀 배치방법
JP2002170909A (ja) 半導体集合基板樹脂封止体、その製造方法及び製造装置
KR100895814B1 (ko) 반도체 패키지의 제조 방법
US7863761B2 (en) Integrated circuit package system with molding vents
CN113223974A (zh) 一种半导体封装结构制作方法及半导体封装结构
US20150228562A1 (en) Housing arrangement, method of producing a housing and method of producing an electronic assembly
JP2001085574A (ja) 樹脂封止半導体装置及びモールド装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination