CN116364421A - 多层陶瓷电子组件及用于制造多层陶瓷电子组件的方法 - Google Patents

Abstract

本公开提供一种多层陶瓷电子组件及用于制造多层陶瓷电子组件的方法。所述多层陶瓷电子组件包括：主体，包括介电层和内电极；以及外电极，设置在所述主体的外部。所述介电层包括多个介电晶粒和存在于所述介电晶粒之间的晶界。所述晶界中包括的Al与Ti的摩尔比Al/Ti满足0.022至0.028的范围。

Description

多层陶瓷电子组件及用于制造多层陶瓷电子组件的方法

本申请要求于2021年12月27日在韩国知识产权局提交的第10-2021-0188004号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。

技术领域

本公开涉及一种多层陶瓷电子组件及用于制造多层陶瓷电子组件的方法。

背景技术

通常，使用陶瓷材料的电子组件(诸如电容器、电感器、压电元件、压敏电阻或热敏电阻)包括利用陶瓷材料形成的陶瓷主体、形成在主体内部的内电极以及设置在陶瓷主体的表面上以连接到内电极的外电极。

近来，随着电子产品的小型化和多功能化，片组件也已经小型化和多功能化。因此，多层陶瓷电容器(MLCC)(一种多层电子组件)也要求具有减小的尺寸并实现高电容。

一种用于同时实现多层陶瓷电容器的小型化和高电容的方法包括减小介电层和内电极层的厚度来堆叠大量的层。目前，具有约0.6μm的厚度的介电层已经被持续开发以具有减小的厚度。如上所述，由于多层陶瓷电容器的小型化，难以确保可靠性。为了解决这样的问题，已经进行了对介电组合物的研究。

在现有技术中，已经将各种氧化物和/或碳酸盐副成分添加到诸如钛酸钡的主成分中，以改善多层陶瓷电容器的耐受电压和可靠性。然而，为了使副成分对多层陶瓷电容器的电性能有贡献，副成分需要被电离并溶解在包括主成分的介电晶粒中。然而，电离过程需要大量的能量。当能量不足时，副成分在介电晶粒之间的晶界中偏析。

因此，需要研究一种通过添加一定水平的副成分，将副成分溶解在介电晶粒中，并控制在晶界中偏析的副成分的含量来提高多层陶瓷电容器的可靠性的方法。

发明内容

本公开的一方面提供一种具有优异的耐电压性能的多层陶瓷电子组件。

本公开的另一方面提供一种具有优异的可靠性的多层陶瓷电子组件。

然而，本公开的各方面不限于上述内容，并且在描述本公开的特定示例实施例的过程中将更容易理解。

根据本公开的一方面，提供一种多层陶瓷电子组件，所述多层陶瓷电子组件包括：主体，具有介电层和内电极；以及外电极，设置在所述主体的外部。所述介电层可包括多个介电晶粒和存在于所述介电晶粒之间的晶界，并且所述晶界中包括的Al与Ti的摩尔比(Al/Ti)可满足0.022至0.028的范围。

根据本公开的另一方面，提供一种多层陶瓷电子组件，所述多层陶瓷电子组件包括：主体，具有介电层和内电极；以及外电极，设置在所述主体的外部。所述介电层可包括具有核-壳结构的介电晶粒和存在于所述介电晶粒之间的晶界。当所述晶界中包括的Al与Ti的摩尔比(Al/Ti)为Rg，所述介电晶粒的壳中包括的Al与Ti的摩尔比(Al/Ti)为Rs时，Rg/Rs可小于等于0.953。

根据本公开的另一方面，提供一种用于制造多层陶瓷电子组件的方法，所述方法包括：制备钛酸钡(BaTiO₃)粉末，包括将钛酸钡(BaTiO₃)颗粒与包括Dy和硝酸铝的溶液混合。

根据本公开的示例实施例，即使当介电层薄时，多层陶瓷电子组件也可具有优异的耐电压性能。

根据本公开的示例实施例，即使当介电层薄时，多层陶瓷电子组件也可具有优异的可靠性。

附图说明

通过结合附图以及以下具体实施方式，本公开的以上和其他方面、特征及优点将被更清楚地理解，在附图中：

图1是根据本公开的示例实施例的多层陶瓷电子组件的示意性立体图；

图2是图1的多层陶瓷电子组件的主体的示意性立体图；

图3是沿图1的线I-I'截取的示意性截面图；

图4是图3的区域B的放大图；

图5和图6是根据本公开的示例的透射电子显微镜(TEM)分析图像；以及

图7和图8是比较示例的TEM分析图像。

具体实施方式

在下文中，参照附图描述本公开的示例实施例。然而，本公开可以以许多不同的形式例示，并且不应被解释为限于在此阐述的具体示例实施例。此外，可提供本公开的示例实施例以向本领域技术人员更完整地描述本公开。因此，为了清楚地描述，可夸大附图中的要素的形状和尺寸，并且在附图中由相同附图标记表示的要素可以是相同的要素。

为了清楚地说明本公开，省略与描述无关的部分，并且放大尺寸和厚度以清楚地表示层和区域，并且在整个说明书中，由相同的附图标记表示在相同范围内具有相同功能的类似部分。在整个说明书中，除非另有明确说明，否则当要素由“包含”或“包括”表示时，意味着该要素也可包括其他要素，而不排除其他要素。

在附图中，第一方向可被定义为长度方向，第二方向可被定义为厚度方向，并且第三方向可被定义为宽度方向。

图1是根据本公开的示例实施例的多层陶瓷电子组件的示意性立体图。

图2是图1的多层陶瓷电子组件的主体的示意性立体图。

图3是沿图1的线I-I'截取的示意性截面图。

图4是图3的区域B的放大图。

在下文中，将参照图1至图4详细描述根据本公开的示例实施例的多层陶瓷电子组件100。另外，作为多层陶瓷电子组件的示例，将描述多层陶瓷电容器，但本公开不限于此，本公开也可应用于使用陶瓷材料的各种陶瓷电子组件，例如电感器、压电元件、压敏电阻、热敏电阻。

本公开的示例实施例提供一种多层陶瓷电子组件100，包括主体110以及外电极131和132，主体110包括介电层111以及内电极121和122，外电极131和132设置在主体110的外部。介电层111可包括多个介电晶粒11和存在于介电晶粒11之间的晶界11c，并且晶界11c中包括的Al与Ti的摩尔比(Al/Ti)可满足0.022至0.028的范围。

主体110的具体形状没有特别限制。然而，如图所示，主体110可具有六面体形状或类似六面体形状的形状。在烧结工艺期间，由于主体110中包括的陶瓷粉末颗粒的收缩或边缘部的研磨，主体110可不具有完美的六面体形状，而是可具有大体六面体形状。

主体110可具有在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在第二方向上彼此相对的第三表面3和第四表面4以及连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并且在第三方向上彼此相对的第五表面5和第六表面6。

介电层111以及内电极121和122可交替地堆叠在主体110中。形成主体110的多个介电层111可处于烧结状态，并且相邻的介电层111可彼此一体化，使得它们之间的边界在不使用扫描电子显微镜(SEM)的情况下不容易区分。

主体110可包括电容形成部Ac以及第一盖部112和第二盖部113，电容形成部Ac设置在主体110中，并且包括彼此相对的第一内电极121和第二内电极122且介电层111介于第一内电极121和第二内电极122之间以形成电容，第一盖部112和第二盖部113分别形成在电容形成部Ac的上部和下部上。

第一盖部112和第二盖部113可通过在电容形成部Ac的在第二方向上的上表面和下表面上分别堆叠单个介电层或者两个或更多个介电层来形成，并且可基本上用于防止由物理应力或化学应力引起的对内电极的损坏。第一盖部112和第二盖部113中的每个可具有20μm或更小的厚度，但是本公开不限于此。

主体110还可包括设置在电容形成部Ac的在第三方向上的侧表面上的边缘部114和115。边缘部114和115可包括设置在电容形成部Ac的在第三方向上的第一侧表面上的第一边缘部114和设置在电容形成部Ac的在第三方向上的第二侧表面上的第二边缘部115。边缘部114和115可基本上用于防止由物理应力或化学应力引起的对内电极121和122的损坏。

边缘部114和115可通过以下方式形成：在陶瓷生片的除了形成边缘部的部分以外的部分上涂覆导电膏来形成内电极。此外，为了抑制由内电极121和122引起的台阶差，在堆叠之后可切割内电极121和122以暴露于电容形成部Ac的在第三方向上的相对侧表面，然后可在电容形成部Ac的在第三方向上的相对侧表面上堆叠单个介电层或者两个或更多个介电层，从而形成边缘部114和115。边缘部114和115中的每个的厚度可以是20μm或更小，但是本公开不限于此。

内电极121和122可与介电层111交替地设置，并且多个第一内电极121和多个第二内电极122可彼此相对且介电层111介于第一内电极121和第二内电极122之间。也就是说，第一内电极121和第二内电极122(具有不同极性的一对电极)可形成为通过主体110的在第一方向上彼此相对的第一表面1和第二表面2交替地暴露。多个第一内电极121和多个第二内电极122可通过介于其间的介电层111彼此电隔离。

内电极121和122中包括的导电金属可以是镍(Ni)、铜(Cu)、钯(Pd)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、钨(W)、钛(Ti)及它们的合金中的一种或更多种，但本公开不限于此。

内电极121和122可通过以下方式形成：将包括导电金属的用于内电极的导电膏以预定厚度印刷在陶瓷生片上，然后对其执行烧结。用于印刷导电膏的方法可包括丝网印刷法、凹版印刷法等，但本公开不限于此。

外电极131和132可分别设置在主体110的第一表面1和第二表面2上，并部分地延伸到第三表面3、第四表面4、第五表面5和第六表面6中的至少一个表面。外电极131和132可包括第一外电极131和第二外电极132，第一外电极131设置在主体110的第一表面1上以连接到多个第一内电极121，第二外电极132设置在主体110的第二表面2上以连接到多个第二内电极122。

外电极131和132可利用任何材料(诸如金属)形成，只要其具有导电性即可，考虑到电性能和结构稳定性，外电极131和132可被确定为包括特定材料，并且还可具有多层结构。例如，外电极131和132可包括导电金属，并且外电极131和132中包括的导电金属可包括铜(Cu)、镍(Ni)、钯(Pd)、铂(Pt)、金(Au)、银(Ag)、铅(Pb)和/或包括它们的合金，但本公开不限于此。

外电极131和132可通过将主体110的第一表面1和第二表面2浸渍到包括导电金属和玻璃的用于外电极的导电膏中，然后对其执行烧结来形成。可选地，外电极131和132可通过转印包括导电金属和玻璃的片材来形成。

介电层111可包括多个介电晶粒11，并且可包括存在于介电晶粒11之间的晶界11c。用于形成介电层111的原材料没有特别限制，只要用其可获得足够的电容即可。例如，可包括钛酸钡(BaTiO₃)粉末。介电层111可通过烧结包括陶瓷粉末、有机溶剂和粘合剂的陶瓷生片来形成。

介电晶粒11可包括具有由ABO₃表示的钙钛矿结构的主成分。“A”可包括选自由钡(Ba)、锶(Sr)、铅(Pb)和钙(Ca)组成的组中的一种或更多种，但本公开不限于此。“B”可包括例如选自由钛(Ti)和锆(Zr)组成的组中的一种或更多种，但本公开不限于此。

例如，介电晶粒11可包括选自由Ba_mTiO₃(0.995≤m≤1.010)、(Ba_1-xCa_x)_m(Ti_1-yZr_y)O₃(0.995≤m≤1.010，0≤x≤0.10，0<y≤0.20)和Ba_m(Ti_1-xZr_x)O₃(0.995≤m≤1.010，x≤0.10)组成的组中的一种或更多种，或者可包括其中部分地固溶有稀土元素中的一种或更多种的Ba_mTiO₃(0.995≤m≤1.010)、(Ba_1-xCa_x)_m(Ti_1-yZr_y)O₃(0.995≤m≤1.010，0≤x≤0.10，0<y≤0.20)和Ba_m(Ti_1-xZr_x)O₃(0.995≤m≤1.010，x≤0.10)中的一种或更多种。

介电晶粒11的平均晶粒尺寸没有特别限制，但可以是例如50nm至500nm。当平均晶粒尺寸小于50nm时，由于介电常数的降低和晶粒生长速率的降低，添加元素的固溶不足，因此存在可能无法充分实现预期效果的风险。当平均晶粒尺寸大于500nm时，存在以下担忧：根据温度和DC电压的电容变化率可能增加，并且由于每个介电层111的介电晶粒的数量减少，导致可靠性可能降低。介电晶粒11的平均晶粒尺寸可通过各种方法测量，诸如直径测量方法或ASTM晶粒尺寸测试方法。即使本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或工具。

根据本公开的示例实施例，介电层111可包括在还原气氛中可烧结的抗还原介电组合物。在下文中，将更详细地描述形成包括介电晶粒11的介电层111的介电组合物的各个组分。

1)主成分

介电组合物可包括BaTiO₃、(Ba,Ca)(Ti,Ca)O₃、(Ba,Ca)(Ti,Zr)O₃、Ba(Ti,Zr)O₃和(Ba,Ca)(Ti,Sn)O₃中的一种作为主成分。

对于更具体的示例，介电组合物可以是选自由BaTiO₃、(Ba_1-xCa_x)(Ti_1-yCa_y)O₃(其中x为0≤x≤0.3且y为0≤y≤0.1)、(Ba_1-xCa_x)(Ti_1-yZr_y)O₃(其中x为0≤x≤0.3且y为0≤y≤0.5)、Ba(Ti_1-yZr_y)O₃(其中0<y≤0.5)和(Ba_1-xCa_x)(Ti_1-ySn_y)O₃(其中x为0≤x≤0.3且y为0≤y≤0.1)组成的组中的一种或更多种，但本公开不限于此。

2)第一副成分

介电组合物可包括含有稀土元素的第一副成分。在这种情况下，稀土元素可包括例如Y、Ac、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、La和Lu中的一种或更多种。

第一副成分可通过取代ABO₃结构的A位点而用作施主，因此可降低氧空位浓度，从而提高可靠性。此外，稀土元素可用作阻挡层以阻挡晶界处的电子的流动，从而抑制泄漏电流的增加。

在这种情况下，相对于100mol的主成分，第一副成分可包括大于等于0.2mol且小于等于4.0mol的含有稀土元素的氧化物或碳酸盐。当包括稀土元素的氧化物或碳酸盐的含量相对于100mol的主成分小于0.2mol时，上述效果可能不足。当包括稀土元素的氧化物或碳酸盐的含量相对于100摩尔的主成分大于4.0摩尔时，绝缘特性和可烧结性可能由于半导体化而降低。

3)第二副成分

介电组合物可包括第二副成分，第二副成分包括可变价受主元素和固定价受主元素中的一种或更多种。可变价受主元素和固定价受主元素可主要取代ABO₃结构的B位点以用作受主，并用于降低电子浓度。因此，可变价受主元素和固定价受主元素可用于抑制由稀土元素的A位点固溶引起的介电层的半导体化。此外，可变价受主元素和固定价受主元素可用于降低烧结温度并改善应用介电组合物的多层陶瓷电容器的高温耐电压性能。

在这种情况下，可变价受主元素可包括Mn、V、Cr、Fe、Ni、Co、Cu和Zn中的一种或更多种，并且固定价受主元素可包括Mg。此外，相对于100摩尔的主成分，第二副成分可包括大于等于0.01摩尔且小于等于4.0摩尔的含有可变价受主元素和固定价受主元素中的一种或更多种的氧化物或碳酸盐。

当包括可变价受主元素和固定价受主元素中的一种或更多种的氧化物或碳酸盐的含量相对于100摩尔的主成分小于0.01摩尔时，存在以下担忧：可能难以抑制由于稀土元素的添加而引起的介电层的半导体化，烧结温度可能升高，并且高温耐电压性能可能略微降低。当包括可变价受主元素和固定价受主元素中的一种或更多种的氧化物或碳酸盐的含量相对于100摩尔的主成分大于4.0摩尔时，击穿电压(BDV)或室温电阻率可能降低。

4)第三副成分

介电组合物可包括第三副成分，第三副成分是包括Ba的氧化物或碳酸盐，并且相对于100摩尔的主成分，第三副成分的含量可大于等于0.37摩尔且小于等于4.0摩尔。

第三副成分的含量可基于第三副成分中包括的Ba元素的含量，而不管添加剂以何种形式添加，例如，添加剂可以以氧化物或碳酸盐的形式添加。第三副成分可用于促进烧结并控制介电组合物中的介电常数。当第三副成分的含量相对于100mol的主成分小于0.37mol时，以上效果可能不足。当第三副成分的含量相对于100mol的主成分大于4.0mol时，介电常数可能降低或烧结温度可能升高。

5)第四副成分

介电组合物可包括第四副成分，第四副成分是包括Ca、Ti和Zr中的一种或更多种的氧化物或碳酸盐。在这种情况下，相对于100摩尔的主成分，第四副成分的含量可小于等于24摩尔。

第四副成分可在介电组合物中形成核-壳结构，以改善介电常数并增强可靠性。当第四副成分的含量相对于100摩尔的主成分大于24摩尔时，室温介电常数和高温耐电压性能可能降低。

6)第五副成分

介电组合物可包括含有Si和Al中的至少一种的氧化物。第五副成分可用于降低烧结温度并改善应用介电组合物的多层陶瓷电子组件的高温耐电压性能。此外，如下所述，Al可涂覆在形成介电层111的陶瓷粉末的表面上，因此可包括在介电层111中。

多层陶瓷电容器(多层陶瓷电子组件100中的一种)趋于具有高电容和极薄的层。随着高电容化和薄化，确保多层陶瓷电容器中的介电层111的耐电压性能和可靠性成为主要问题。为了解决这些问题，在现有技术中，将上述副成分(特别是包括Al的氧化物)添加到介电层111，以改善多层陶瓷电容器的耐电压性能。

然而，为了使包括Al的氧化物有助于多层陶瓷电容器的电性能，Al可能需要被电离并溶解在包括主成分的介电晶粒11中。然而，Al在电离过程中可能需要大量的能量。当能量不足时，Al可能在存在于介电晶粒11之间的晶界11c中偏析。另外，当过量添加包括Al的氧化物以将Al溶解在介电晶粒11中时，介电层111的介电常数可能降低，并且DC偏置变化率可能增加。因此，可能需要通过在添加相同量的Al的同时将Al溶解在介电晶粒11中来减少晶界11c中的Al含量。

因此，根据本公开的示例实施例，晶界11c中包括的Al与Ti的摩尔比(Al/Ti)可满足0.022至0.028的范围。也就是说，可通过控制晶界11c中包括的Al的含量来有效地将Al溶解在介电晶粒11中。因此，可有效地抑制多层陶瓷电子组件100的泄漏电流。此外，可实现优异的击穿电压特性，从而改善多层陶瓷电子组件100的耐电压性能和可靠性。

当晶界11c中包括的Al与Ti的摩尔比(Al/Ti)小于0.022时，晶界11c的绝缘电阻可能降低，从而降低多层陶瓷电子组件100的耐电压性能和可靠性。

当晶界11c中包括的Al与Ti的摩尔比(Al/Ti)大于0.028时，晶界11c中包括的Al的含量可能过高，因此DC偏置变化率可能变大，多层陶瓷电子组件100的介电常数可能降低。

作为调整晶界11c中包括的Al的含量的方法的示例，介电层111可利用涂覆有电离的Al的陶瓷粉末(诸如BaTiO₃等)形成，从而调整晶界11c中包括的Al的含量。

在这种情况下，当通过水热合成制备BaTiO₃时，在BaTiO₃粉末上涂覆Al的方法可包括例如通过添加包括包含在副成分中的稀土元素和Al的添加剂涂覆溶液来涂覆Al。在这种情况下，稀土元素可用作施主，Al可用作受主。因此，Al可被电离，并且电离的Al可被涂覆在BaTiO₃粉末的表面上。结果，可降低用于将Al溶解在介电晶粒11中的能量，使得Al可容易地溶解在介电晶粒11中，从而减少晶界11c中包括的Al的含量。

调整晶界11c中包括的Ti的含量的方法可包括例如通过向介电层111添加TiO₂来调整Ti的含量，但是本公开不限于此。

在本公开的示例实施例中，介电晶粒11可具有核-壳结构。也就是说，介电晶粒11可具有核11a和围绕核11a的壳11b的结构。在核11a中，可不存在Al，或者即使当存在Al时，也仅存在少量的Al。因此，核11a中包括的Al与Ti的摩尔比(Al/Ti)和壳11b中包括的Al与Ti的摩尔比(Al/Ti)可在核11a和壳11b之间的边界处快速变化，使得核11a和壳11b可容易地彼此区分开，这可通过透射电子显微镜-能量色散X射线光谱(TEM-EDS)分析来确认。即使本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或工具。

在这种情况下，当晶界11c中包括的Al与Ti的摩尔比(Al/Ti)为Rg，壳11b中包括的Al与Ti的摩尔比(Al/Ti)为Rs时，Rg/Rs可小于等于0.953。当Rg/Rs小于等于0.953时，可改善多层陶瓷电子组件100的耐电压性能和可靠性。满足上述范围可意味着晶界11c中偏析的Al的含量减少，并且足够量的Al溶解在壳11b中。因此，可改善多层陶瓷电子组件100的耐电压性能和可靠性。Rg/Rs的下限没有特别限制，并且可大于零。

在本公开的示例性实施例中，晶界11c的平均厚度可为0.7nm至1.5nm。当晶界11c的平均厚度满足0.7nm至1.5nm时，可提高晶界11c的绝缘电阻，从而改善多层陶瓷电子组件100的可靠性。当晶界11c的平均厚度小于0.7nm时，绝缘电阻会降低，从而降低可靠性。当晶界11c的平均厚度大于1.5nm时，介电常数会降低。

晶界11c的平均厚度可在多层陶瓷电子组件100的在第一方向和第二方向上的截面中通过TEM分析介电层111而获得的图像中测量。更具体地，可通过测量在晶界11c的多个点处(例如，在任意三十个点处)的厚度来测量平均值。即使本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或工具。

在本公开的示例实施例中，为了多层陶瓷电子组件100的小型化和高电容的实现，介电层111的平均厚度可以是0.1μm至10μm，并且可以是0.4μm或更小，但是本公开不限于此。介电层111的平均厚度可通过用SEM以10000的放大率扫描主体110在第一方向和第二方向上的截面来测量。更具体地，可通过测量在一个介电层111的多个点处(例如，在第一方向上彼此等距间隔开的三十个点处)的厚度来测量平均值。另外，当对多个介电层111执行这种平均值测量时，可使介电层111的平均厚度更一般化。即使本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或工具。

在本公开的示例实施例中，为了多层陶瓷电子组件100的小型化和高电容的实现，内电极121和122的平均厚度可以是0.2μm至1.0μm，并且可以是0.4μm或更小，但是本公开不限于此。内电极121和122的平均厚度可通过使用SEM以10000的放大率扫描主体110在第一方向和第二方向上的截面来测量。更具体地，可通过测量在一个内电极的多个点(例如，在第一方向上彼此等距间隔开的三十个点)处的厚度来测量平均值。当对多个内电极执行这种平均值测量时，可使内电极的平均厚度更一般化。即使本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或工具。

根据本公开的另一示例实施例，提供一种多层陶瓷电子组件，多层陶瓷电子组件包括主体110以及外电极131和132，主体110包括介电层111以及内电极121和122，外电极131和132设置在主体110的外部。介电层111可包括具有核11a-壳11b结构的介电晶粒11和存在于介电晶粒11之间的晶界11c。当晶界11c中包括的Al与Ti的摩尔比(Al/Ti)为Rg，壳11b中包括的Al与Ti的摩尔比(Al/Ti)为Rs时，Rg/Rs可小于等于0.953。

介电晶粒11可具有核11a和围绕核11a的壳11b的结构。在核11a中，可不存在Al，或者即使存在Al，也仅存在少量的Al。因此，核11a中包括的Al与Ti的摩尔比(Al/Ti)和壳11b中包括的Al与Ti的摩尔比(Al/Ti)可在核11a和壳11b之间的边界处快速变化，使得核11a和壳11b可容易地彼此区分开，这可通过TEM-EDS分析确认。即使本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或工具。

在这种情况下，Rg/Rs可小于等于0.953。当Rg/Rs小于等于0.953时，可改善多层陶瓷电子组件100的耐电压性能和可靠性。满足上述范围可意味着晶界11c中偏析的Al的含量减少，并且足够量的Al溶解在壳11b中。可改善多层陶瓷电子组件100的耐电压性能和可靠性。Rg/Rs的下限没有特别限制，并且可大于零。

根据本公开的另一示例实施例的多层陶瓷电子组件100可具有与根据本公开的示例实施例的上述多层陶瓷电子组件100的构造相同的构造。因此，将省略与本公开的示例实施例的描述重复的描述。

示例

在下文中，将通过本公开的示例和比较示例更详细地描述本公开。这些示例仅意在帮助具体理解本公开，并且本公开的范围不受这些示例的限制。

首先，将描述根据本公开的示例的制备方法。首先，制备作为主成分的钛酸钡(BaTiO₃)粉末。在这种情况下，通过水热合成制备钛酸钡(BaTiO₃)粉末，并且添加包括Al和第一副成分中包括的Dy的添加剂涂覆溶液。更具体地，将包括Dy的硝酸(HNO₃)溶液和硝酸铝溶液混合，然后将其混合物加入到包括钛酸钡(BaTiO₃)颗粒的BaTiO₃(BT)浆料中。然后，使BT浆料干燥以形成钛酸钡(BaTiO₃)粉末。此外，以氧化物或碳酸盐的形式添加第一副成分至第四副成分，然后添加并混合粘合剂、有机溶剂等以制备陶瓷浆料。通过本公开的上述制备方法，钛酸钡(BaTiO₃)粉末可不与Al的氧化物混合。

通过刮刀法将制备的陶瓷浆料涂覆在载体膜上成厚度为几μm的片材的形式，然后干燥以制备陶瓷生片。

接下来，制备平均镍颗粒尺寸为0.1μm至0.2μm并包括40重量份至50重量份镍粉末的用于内电极的导电膏。

通过丝网印刷法在该生片上涂覆用于内电极的导电膏而形成内电极，然后堆叠形成有内电极图案的生片以形成厚度约0.3mm的堆叠体，然后将该堆叠体压缩并切割成0603的尺寸(长度×宽度，0.6mm×0.3mm)。

此后，将切割的堆叠体在氮气气氛中在400℃或更低的温度下加热以除去粘合剂，然后在1200℃或更低的烧结温度和0.5％或更低的氢气(H₂)浓度(体积浓度)下烧结，以制备包括介电层和内电极的主体。接下来，通过使用铜(Cu)膏的终端工艺和电极烧结来在烧结的主体上形成外电极，从而完成样品编号4至样品编号6的样品片。

在比较示例中，粘合剂、有机溶剂等被添加到钛酸钡(BaTiO₃)粉末中，然后以与现有技术相同的方式进行混合以形成陶瓷浆料。在这种情况下，与本公开的示例不同，Al以氧化物的形式添加。然后，除了Al以氧化物的形式被添加之外，以与本公开的示例相同的方式制备比较示例，从而完成样品编号1*至样品编号3*和样品编号7*至样品编号9*的样品片。

相对于样品编号1*至样品编号9*(如上所述完成的样品片的样品)，测量晶界中包括的Al与Ti的摩尔比(Al/Ti)、Rg/Rs比(其中，Rg为晶界中包括的Al与Ti的摩尔比，Rs为壳中包括的Al与Ti的摩尔比)以及击穿电压，并且通过执行高加速寿命试验(HALT)来评价故障率。其结果示于下表1中。

通过对每个样品执行TEM-EDS分析，测量晶界中包括的Al与Ti的摩尔比(Rg)以及壳中包括的Al与Ti的摩尔比(Rs)。更具体地，使用TEM和EDS装置针对每个样品编号的从十个样品片的第三方向的中央部切割的第一方向和第二方向的截面进行分析，并且计算每个样品在任意三个点处测量的值的平均值。

使用Keithely测量仪器测量击穿电压(BDV)。以扫描方式施加0V～1.00000V的电压来测量当电流值达到20mA时的电压值作为BDV值。当相对于40个样品测量的BDV的平均值大于等于80V时，样品片被确定为好(○)。当平均值大于等于70V且小于80V时，样品片被确定为一般(△)。当平均值小于70V时，样品片被确定为差(×)。

对于HALT，每个样品编号将80个样品片安装在基板上，并在105℃和12.6V电压(DC)的条件下测量12小时。关于测量结果，当故障率为0％时，样品片被确定为好(○)。当故障率小于等于10％时，样品片被确定为正常(△)。当故障率大于10％时，样品片被确定为差(×)。

[表1]

样品编号	Al/Ti(Rg)	Rg/Rs	BDV测量	HALT故障率
					1*	0.013	0.996	△	△
2*	0.014	1.215	△	△
					3*	0.019	0.964	△	△
4	0.022	0.953	○	○
					5	0.024	0.562	○	○
6	0.028	0.682	○	○
					7*	0.042	3.020	×	×
8*	0.047	2.361	×	×
					9*	0.049	3.051	×	×

*表示比较示例。

在样品编号1*至样品编号3*中，晶界中的Al与Ti的摩尔比(Al/Ti)小于0.022并且Rg/Rs值大于0.953的，可以看出BDV值降低并且发生HALT故障。此外，在样品编号7*至样品编号9*中，晶界中的Al与Ti的摩尔比(Al/Ti)大于0.028，可以看出BDV值降低并且HALT故障率增加。特别地，在样品编号7*至样品编号9*中，可以看出，由于过高的Rg/Rs值，泄漏电流增加，使得BDV和HALT性能比样品编号1*至样品编号3*的BDV和HALT性能降低。

晶界中的Al/Ti值满足0.022至0.028的范围的样品编号4至样品编号6具有优异的BDV值，并且没有HALT故障。因此，可以看出，通过调整Al/Ti值，可改善多层陶瓷电子组件的耐电压性能和可靠性。

另外，在Rg/Rs值小于等于0.953的样品编号4至样品编号6中，可以看出，与在晶界中偏析的Al相比，由于溶解在壳中的Al的比例高，因此改善多层陶瓷电子组件的耐电压性能和可靠性。相反，在Rg/Rs值大于0.953的样品编号1*至样品编号3*以及样品编号7*至样品编号9*中，可以看出，耐电压性能和可靠性降低。

图5和图6是根据本公开的示例的TEM分析图像。

图7和图8是根据比较示例的TEM分析图像。

参照图4至图8，在根据本公开的示例的介电晶粒11中，可以看出，与比较示例的核11a和壳11b相比，根据本公开的示例的核11a和壳11b清楚地彼此区分开，从而通过其提高绝缘电阻，从中可以看出可靠性是优异的。

虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员将易于理解的是，在不脱离本公开的由所附权利要求限定的范围的情况下，可进行修改和变化。

Claims (20)

1.一种多层陶瓷电子组件，包括：

主体，包括介电层和内电极；以及

外电极，设置在所述主体的外部，

其中，所述介电层包括多个介电晶粒和存在于所述介电晶粒之间的晶界，并且

所述晶界中包括的Al与Ti的摩尔比Al/Ti满足0.022至0.028的范围。

2.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电晶粒具有核-壳结构。

3.根据权利要求2所述的多层陶瓷电子组件，其中，Rg/Rs小于等于0.953，其中，Rg是所述晶界中包括的Al与Ti的摩尔比Al/Ti，Rs是所述介电晶粒的壳中包括的Al与Ti的摩尔比Al/Ti。

4.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电晶粒包括由ABO₃表示的主成分，其中，A是Ba、Sr、Pb和Ca中的至少一种，B是Ti和Zr中的至少一种。

5.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层包括Y、Ac、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、La和Lu中的一种或更多种。

6.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层包括Mn、V、Cr、Fe、Ni、Co、Cu和Zn中的一种或更多种以及Mg。

7.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层包括含有Ba的氧化物或碳酸盐。

8.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层包括含有Ca、Ti和Zr中的一种或更多种的氧化物或碳酸盐。

9.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电晶粒具有50nm至500nm的平均晶粒尺寸。

10.根据权利要求1所述的多层陶瓷电子组件，其中，所述晶界的平均厚度为0.7nm至1.5nm。

11.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层的平均厚度为0.4μm或更小。

12.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电晶粒包括BaTiO₃作为主成分。

13.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层包括Dy。

14.一种多层陶瓷电子组件，包括：

主体，包括介电层和内电极；以及

外电极，设置在所述主体的外部，

其中，所述介电层包括具有核-壳结构的介电晶粒和存在于所述介电晶粒之间的晶界，并且

Rg/Rs小于等于0.953，Rg为所述晶界中包括的Al与Ti的摩尔比Al/Ti，Rs为所述介电晶粒的壳中包括的Al与Ti的摩尔比Al/Ti。

15.根据权利要求14所述的多层陶瓷电子组件，其中，所述晶界的平均厚度为0.7nm至1.5nm。

16.根据权利要求14所述的多层陶瓷电子组件，其中，所述介电层的平均厚度为0.4μm或更小。

17.一种用于制造根据权利要求1-16中任一项所述的多层陶瓷电子组件的方法，包括：

制备BaTiO₃粉末，包括将BaTiO₃颗粒与包括Dy和硝酸铝的溶液混合。

18.根据权利要求17所述的方法，其中，所述BaTiO₃粉末的制备不包括将所述BaTiO₃颗粒与铝的氧化物混合。

19.根据权利要求17所述的方法，所述方法还包括用所述BaTiO₃粉末制备陶瓷浆料，并使用陶瓷浆料来制备片材。

20.根据权利要求19所述的方法，所述方法还包括烧结所述片材以形成所述介电层。

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