CN116359874A - 一种基于多相滤波的宽带数字阵雷达高速数据处理方法 - Google Patents

Abstract

本发明公开了一种基于多相滤波的宽带数字阵雷达高速数据处理方法，包括以下具体步骤获取数据输出链路通道的数据速率f_M和信号变频到基带后数据速率f_N，对采样数据进行速率变换；计算速率变换后的采样数据的频率控制字，根据频率控制字产生每个频点的N路数字混频信号；基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率。通过获取数据输出链路通道的数据速率，对采样数据进行速率变换，以匹配后级基带数据的采样率，保证信号不失真，通过频率控制字产生每个频点的N路数字混频信号，基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率，提高信号匹配率，减小资源消耗。

Description

一种基于多相滤波的宽带数字阵雷达高速数据处理方法

技术领域

本发明涉及数字信号处理技术领域，具体涉及一种基于多相滤波的宽带数字阵雷达高速数据处理方法。

背景技术

数字阵雷达可实现波束形状与波束指向的快速捷变，其性能相对于机械扫描雷达可得到很大的提高，在工作环境与观测目标变化情况方面，具备很强的适应能力，在当前得到广泛、成熟的应用。同时，软件无线电理论和应用的日渐成熟，软件无线电在全世界的各个领域得到了广泛关注。

在信号侦收领域，由于观测信号频带宽，为更加灵活的对侦收信号进行处理，可编程逻辑器件在采用软件无线电架构的相控阵侦收雷达的预处理中变得越来越重要。

采用软件无线电架构的数字阵侦收雷达，对宽带信号进行采样后，由于其数据速率较高，而进行数字信号处理的FPGA时钟频率通常远远低于数据速率，必须采用多相滤波技术进行数字下变频，对于通道数多、处理频点多的情况，FPGA的资源消耗非常大。常规的，根据基带信号速率对高速数据进行抽取、插值的方式来实现速率的匹配，近似的获取多相滤波匹配的数据速率，这必然会导致信号的失真。

具体包括以下问题：

1.JESD204B协议自身限制带来的采样后数据速率与下变频后所需数据速率不匹配带来的信号失真问题；

2.工作频带较宽时，同时提取多路窄带信号时，采用DDS或CORDIC等常规方法产生数字本振信号资源消耗高的问题；

3.多相滤波时，映射到每路的滤波器系数失去对称性，导致乘法器数量翻倍的问题。

发明内容

本发明所要解决的技术问题是现有技术在进行数字下变频处理时，存在采样数据速率与基带信号数据速率不匹配，信号易失真，资源消耗高，目的在于提供一种基于多相滤波的宽带数字阵雷达高速数据处理方法，通过获取数据输出链路通道的数据速率，并对采样数据进行速率变换，以匹配后级基带数据的采样率，同时保证信号不失真，通过频率控制字产生每个频点的N路数字混频信号，基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率，提高信号匹配率，减小资源消耗。

本发明通过下述技术方案实现：

一种基于多相滤波的宽带数字阵雷达高速数据处理方法，包括以下具体步骤：

S1、获取数据输出链路通道的数据速率f_M和信号变频到基带后数据速率f_N，对采样数据进行速率变换；

S2、计算速率变换后的采样数据的频率控制字，根据频率控制字产生每个频点的N路数字混频信号；

S3、基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率。

本发明通过获取数据输出链路通道的数据速率，并对采样数据进行速率变换，以匹配后级基带数据的采样率，同时保证信号不失真，通过频率控制字产生每个频点的N路数字混频信号，基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率，提高信号匹配率，减小资源消耗。

进一步的，所述获取数据输出链路通道的数据速率f_M，具体包括：

选用集成JESD204B接口的AD器件，根据采样率对JESD204B接口进行配置：

获取采样数据，得到AD采样速率和抽取率，确定数据输出速率f_out；

获取通道数和每通道数据位宽，结合数据输出速率f_out，确定数据输出链路通道的数据速率f_M。

进一步的，所述具体计算步骤包括：

其中，M表示通道数，N'表示每通道数据位宽，L表示链路数量，f_out表示数据输出速率。

进一步的，所述对采样数据进行速率变换具体包括：

获取信号变频到基带后的数据速率f_N，获取数据速率f_M与数据速率f_N的比值关系，判断f_M/f_N是否为整数；

若不为整数，获取f_M与f_N的最小公倍数f_x，根据最小公倍数f_x确定速率变换系数k_i；

根据速率变换系数k_i对采样数据进行速率变换。

进一步的，所述根据速率变换系数k_i对采样数据进行速率变换，具体包括：

通过JESD204B接口将采样数据传输至FPGA；

FPGA以k₁ f_M的速率将M个通道数据同时写入缓存，以f_N的速率读出k₂个数据，确定读出数据的速率变换为f_N，通道数变换为N。

进一步的，所述根据最小公倍数f_x确定速率变换系数k_i具体计算步骤包括：

f_x＝k₁f_M

f_x＝k₂f_N

其中，f_M表示传输数据时每个链路的数据速率，f_N表示信号变频到基带后的数据速率，f_x表示f_M与f_N的最小公倍数，k₁，k₂表示速率变换系数，为正整数。

进一步的，所述S2具体包括：

获取采样信号为单边带的信号频谱；

获取中频起始频率f₁和中频结束频率f₂，确定中频载频f_c和带宽B；

根据信号采样率和中频载频，确定单路混频数字本振信号每周期的样本点个数；

根据样本点个数确定输入至单路cordic的相位控制字；

对单路相位控制字进行抽取，得到N路cordic的相位控制字。

进一步的，所述中频载频计算公式为：

f_c∈(f₁,f₂)

所述带宽计算公式为：

f₂-f₁＝B

其中，f₁表示中频起始频率，f₂表示中频结束频率，f_c表示中频载频，B表示带宽。

进一步的，输入至单路cordic的相位控制字计算公式为：

其中，f_c表示中频载频，f_s表示信号采样率。

进一步的，所述S3具体包括：

将滤波器系数的阶数设计为偶数，且其长度为N的整数倍；

逻辑器件存储一半系数，滤波逻辑将i个N路信号进行重组缓存；

将缓存数据左右对称相加，相加后序列分别与滤波器系数相乘，再与系数乘积进行累加，得到当前时刻的基带数据。

本发明与现有技术相比，具有如下的优点和有益效果：

1.通过获取数据输出链路通道的数据速率，并对采样数据进行速率变换，以匹配后级基带数据的采样率，同时保证信号不失真，通过频率控制字产生每个频点的N路数字混频信号，基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率，提高信号匹配率，减小资源消耗；

2.FPGA采用多项滤波算法对高速数据进行处理时信号不失真；

3.能够使用相对较少的FPGA资源完成宽带雷达的多频点同步处理。

附图说明

为了更清楚地说明本发明示例性实施方式的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。在附图中：

图1为本发明实施例中的雷达信号预处理流程；

图2为本发明实施例中的ADC采样数据并传输过程示意图；

图3为本发明实施例中的通道及速率变换示意图；

图4为本发明实施例中的数字混频单元实现框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1

如图1所示，本实施例提供一种基于多相滤波的宽带数字阵雷达高速数据处理方法，包括以下具体步骤：

S1、获取数据输出链路通道的数据速率f_M和信号变频到基带后数据速率f_N，对采样数据进行速率变换；

S2、计算速率变换后的采样数据的频率控制字，根据频率控制字产生每个频点的N路数字混频信号；

S3、基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率。

通过获取数据输出链路通道的数据速率，并对采样数据进行速率变换，以匹配后级基带数据的采样率，同时保证信号不失真，通过频率控制字产生每个频点的N路数字混频信号，基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率，提高信号匹配率，减小资源消耗。

如图1所示，本发明分别通过对高速数据的速率变换、数字本振生成、多相混频和多相滤波逻辑4个环节的设计来阐述雷达信号在FPGA内不失真的的进行数字下变频时节省硬件资源的方法。

如图2所示，根据采样率确定数据输出链路通道的数据速率f_M，具体包括：

获取数据输出链路通道的数据速率f_M，具体包括：

选用集成JESD204B接口的AD器件，根据采样率对JESD204B接口进行配置：

获取采样数据，得到AD采样速率和抽取率，确定数据输出速率f_out；

获取通道数和每通道数据位宽，结合数据输出速率f_out，确定数据输出链路通道的数据速率f_M。

具体计算步骤包括：

其中，M表示通道数，N'表示每通道数据位宽，L表示链路数量，f_out表示数据输出速率。

由于信号带宽大，ADC采样率较高，后级逻辑器件(如FPGA)处理时钟频率具有上限，低于ADC输出数据速率，不能直接对采样数据进行处理，这里就涉及到ADC将数据进行多相抽取后再按照多通道并行传输的方式来进行匹配，高速ADC通常内部集成了JESD204B接口，其传输模式可配置为x1、x2、x4或x8有限几种，在AD将JESD204B接口高速串行接口配置为M条链路组合传输。

如图3所示，对采样数据进行速率变换具体包括：

获取信号变频到基带后的数据速率f_N，获取数据速率f_M与数据速率f_N的比值关系，判断f_M/f_N是否为整数；

若不为整数，获取f_M与f_N的最小公倍数f_x，根据最小公倍数f_x确定速率变换系数k_i；

根据速率变换系数k_i对采样数据进行速率变换。

ADC通过JESD204B接口M条链路组合传输的数据速率与逻辑器件需要实时从宽带信号中提取后端所需的窄带信号数据率通常并不匹配，示例：

ADC对宽带模拟数据采样后数据速率为1.2Gbps，逻辑器件提取的窄带信号速率为200Mbps，1.2Gbps/200Mbps＝6，由于JESD204B没有x6传输模式，则必须取一个合适的中间速率将数据传输至逻辑器件，再由逻辑器件对速率进行二次变换以匹配后端速率需求。

本发明采用如下方法：

若ADC对模拟信号进行采样后不抽取，直接传输原始数据，设AD采样率为f_s,通过JESD204B接口将采样数据传输至FPGA，JESD204B高速串行输出配置为xM模式，即通过M个204B物理链路组合传输，则相应的每个链路通道的数据率f_M＝f_s/M；设信号变频到基带后数据率为f_N，若f_M/f_N不为整数，则FPGA进行下变频后不能通过等间隔抽取得到所需的基带数据，非等间隔抽取数据必然导致信号失真。

本发明采用分段重组及二次拆分方式实现ADC数据速率的二次变换，以匹配后级基带数据的采样率，同时保证信号不失真，详细如下：

若f_M/f_N不为整数，则取f_M与f_N的最小公倍数f_x，f_x＝k₁f_M，f_x＝k₂f_N，其中k₁，k₂是速是率变换系数，为正整数，逻辑器件变换过程如下：

FPGA以k₁ f_M的速率将M个通道数据同时写入缓存，以f_N的速率读出k₂个数据，此时，读出数据的速率则变换为f_N，通道数变换为N，也即多相滤波通道数，此时，变换后数据的速率与后级所需数据率匹配。

如图4所示，S2具体包括：

获取采样信号为单边带的信号频谱；

获取中频起始频率f₁和中频结束频率f₂，确定中频载频f_c和带宽B；

根据信号采样率和中频载频，确定单路混频数字本振信号每周期的样本点个数；

根据样本点个数确定输入至单路cordic的相位控制字；

对单路相位控制字进行抽取，得到N路cordic的相位控制字。

由于天线接收的是宽带信号，系统需同时对多个窄频带、小带宽的信号进行提取，逻辑处理的信号相对于前端信号中心频率的偏移在随时发生变化，若采用查表法存储所有数字本振信号或实时计算DDS相位控制字生成混频信号的方法则消耗资源较多且不灵活。

本文采用信号处理器件实时计算频率控制字再下发至逻辑器件，逻辑器件根据频率控制字来产生每个频点的N路数字混频信号，处理框图如图4所示，

本文通过控制cordic的相位控制字来产生数字本振信号，完整过程包含两个步骤：

1.单路混频信号的相位控制字运算

若ADC采样后信号频谱为单边带，中频载频为f_c∈(f₁,f₂)，其中f₁为中频起始频率，f₂中频结束频率，f₂-f₁＝B(B为带宽)，信号采样率按照前文描述为f_s，则按照单路混频数字本振信号每周期有f_s/f_c个样本点，则输入至单路cordic的相位控制字为

2.N路cordic相位控制字产生

对单路相位控制字进行抽取，得到N路cordic的相位控制字。

在一些可能的实施例中，进行数字先变频时，采用fir滤波器进行低通滤波，当滤波器阶数为偶数时，滤波器系数左右对称，直接滤波则可以先作一半加法减少一半的乘法器资源，但在采用多相滤波算法时，由于滤波器系数也需进行多相抽取，每个通道的系数不再具备对称性，若直接采用IP核进行滤波，逻辑器件乘法器资源将使用到最大化；

本发明采用基本逻辑资源搭建滤波逻辑，通过对多路数据的重组操作再次还原滤波器系数的对称特性，S3具体包括：

1.滤波器系数的阶数设计为偶数使其左右对称，且其长度为N的整数倍，即i·N(i为大于0的整数)，逻辑器件存储一半系数；

2.滤波逻辑将i个N路信号进行重组缓存(长度＝i·N)；

3.将缓存中数据左右对称相加；

4.相加后序列分别与滤波器系数相乘；

5.数据与系数乘积进行累加，得到当前时刻的基带数据。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，包括以下具体步骤：

S1、获取数据输出链路通道的数据速率f_M和信号变频到基带后数据速率f_N，对采样数据进行速率变换；

S2、计算速率变换后的采样数据的频率控制字，根据频率控制字产生每个频点的N路数字混频信号；

S3、基于系数左右对称的滤波器，对N路数字混频信号进行滤波处理，将混频信号变换为基带所需数据速率。

2.根据权利要求1所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述获取数据输出链路通道的数据速率f_M，具体包括：

选用集成JESD204B接口的AD器件，根据采样率对JESD204B接口进行配置：

获取采样数据，得到AD采样速率和抽取率，确定数据输出速率f_out；

获取通道数和每通道数据位宽，结合数据输出速率f_out，确定数据输出链路通道的数据速率f_M。

3.根据权利要求2所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述具体计算步骤包括：

其中，M表示通道数，N'表示每通道数据位宽，L表示链路数量，f_out表示数据输出速率。

4.根据权利要求1所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述对采样数据进行速率变换具体包括：

获取信号变频到基带后的数据速率f_N，获取数据速率f_M与数据速率f_N的比值关系，判断f_M/f_N是否为整数；

若不为整数，获取f_M与f_N的最小公倍数f_x，根据最小公倍数f_x确定速率变换系数k_i；

根据速率变换系数k_i对采样数据进行速率变换。

5.根据权利要求4所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述根据速率变换系数k_i对采样数据进行速率变换，具体包括：

通过JESD204B接口将采样数据传输至FPGA；

FPGA以k₁ f_M的速率将M个通道数据同时写入缓存，以f_N的速率读出k₂个数据，确定读出数据的速率变换为f_N，通道数变换为N。

6.根据权利要求5所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述根据最小公倍数f_x确定速率变换系数k_i具体计算步骤包括：

f_x＝k₁f_M

f_x＝k₂f_N

其中，f_M表示传输数据时每个链路的数据速率，f_N表示信号变频到基带后的数据速率，f_x表示f_M与f_N的最小公倍数，k₁，k₂表示速率变换系数，为正整数。

7.根据权利要求1所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述S2具体包括：

获取采样信号为单边带的信号频谱；

获取中频起始频率f₁和中频结束频率f₂，确定中频载频f_c和带宽B；

根据信号采样率和中频载频，确定单路混频数字本振信号每周期的样本点个数；

根据样本点个数确定输入至单路cordic的相位控制字；

对单路相位控制字进行抽取，得到N路cordic的相位控制字。

8.根据权利要求7所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述中频载频计算公式为：

f_c∈(f₁,f₂)

所述带宽计算公式为：

f₂-f₁＝B

其中，f₁表示中频起始频率，f₂表示中频结束频率，f_c表示中频载频，B表示带宽。

9.根据权利要求8所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，输入至单路cordic的相位控制字计算公式为：

其中，f_c表示中频载频，f_s表示信号采样率。

10.根据权利要求1所述的一种基于多相滤波的宽带数字阵雷达高速数据处理方法，其特征在于，所述S3具体包括：

将滤波器系数的阶数设计为偶数，且其长度为N的整数倍；

逻辑器件存储一半系数，滤波逻辑将l个N路信号进行重组缓存；

将缓存数据左右对称相加，相加后序列分别与滤波器系数相乘，再与系数乘积进行累加，得到当前时刻的基带数据。

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