CN116346277A - 一种速率匹配的方法及装置 - Google Patents
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Abstract
本申请提供一种速率匹配的方法，包括：发送端获取待编码比特序列；该发送端对该待编码比特序列进行极化编码，得到第一比特序列，该第一比特序列的长度为N；该发送端对该第一比特序列进行第一速率匹配，得到第二比特序列，该第二比特序列的长度为E1；该发送端发送该第二比特序列；该发送端根据该待编码比特序列进行极化编码，得到第三比特序列，该第三比特序列的长度为2*N；该发送端对该第三比特序列进行第二速率匹配，得到第四比特序列，该第四比特序列的长度为E2；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；该发送端发送该第四比特序列；其中，N、E1、E2为正整数。
Description
技术领域
本申请实施例涉及通信技术领域，尤其涉及一种速率匹配的方法及装置。
背景技术
信道编解码(forward error correction)是通讯系统关键技术之一，对提升系统灵敏度和抗干扰能力都很重要。Polar码是第一个理论上证明可以取得香农容量且具有低编译码复杂度的信道编码，且在码长较短或码率较低的场景下拥有远超其它竞争对手的性能，在第五代(5th generation，5G)通信系统中，将Polar码确定为控制信道的编码方式。
在对系统延时不敏感的通信应用中，混合自动重传请求(hybrid automaticrepeat request， HARQ)是一种常用的用以提高系统吞吐率的传输方法。针对于Polar码的HARQ传输方法，一种高效方案是增量冗余HARQ(incremental redundancy-HARQ，IR-HARQ)，一般也被归类为HARQ类型二(HARQ-II)。虽然IR-HARQ在没有速率匹配(即不需要打孔或者缩短) 时，通过可靠度序列选择需要复制的比特数量和位置能达到稳定的性能，但实际系统中，初传和重传的资源数不一定相等，存在重传编码后的比特数少于初传编码后的比特数的情况，这时候需要设计速率匹配方式，才能保证性能稳定，否则由于复制数量和长序列确定的复制位置的不理想，性能会有坏点。所以针对IR-HARQ如何设计合适的速率匹配方法，成为了亟需解决的问题。
发明内容
本申请实施例提供一种速率匹配的方法及装置，用于保证IR-HARQ的性能稳定。
本申请第一方面提供一种速率匹配的方法，包括：
发送端获取待编码比特序列；该发送端对该待编码比特序列进行极化编码，得到第一比特序列，该第一比特序列的长度为N；该发送端对该第一比特序列进行第一速率匹配，得到第二比特序列，该第二比特序列的长度为E1；该发送端发送该第二比特序列；
该发送端根据该待编码比特序列进行极化编码，得到第三比特序列，该第三比特序列的长度为2*N；该发送端对该第三比特序列进行第二速率匹配，得到第四比特序列，该第四比特序列的长度为E2；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；该发送端发送该第四比特序列；其中，N、E1、E2为正整数。
上述第一方面涉及一种可以应用在IR-HARQ中的发送端侧的速率匹配机制，为初传比特序列和重传比特序列分别设计了速率匹配方法，填补了现有技术中没有针对IR-HARQ的速率匹配方法的空白；更进一步的，为重传比特序列设计的速率匹配方法是根据初传比特序列和重传比特序列之间的关系确定的，针对不同的重传比特数和初传比特数之间不同的对应关系，设计了灵活的速率匹配方式，能够使得该速率匹配完全对应实际情况，从而使得 IR-HARQ的性能一直处在稳定且优异的状态下。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b 为绝对值小于E1的常数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a,b为常数，满足f(E1)小于或等于E1。
一种可能的实现方式中，当E2大于或等于该f(E1)时，该第二速率匹配是基于第五比特序列执行的；或，当E2小于该f(E1)时，该第二速率匹配包括对该第五比特序列中第[0：N/2-1] 个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；其中，第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
在该实现方式中，第五比特序列为第三比特序列的前半段，即第五比特序列由第三比特序列中的[0：N-1]个比特构成。当E2大于或等于该f(E1)时，第二速率匹配是按照母码的长度 N来执行的；当E2小于该f(E1)时，第二速率匹配是按照母码长度的一半，即N/2来执行的。
一种可能的实现方式中，当E2大于或等于该f(E1)时：
当E2小于N时，该第二速率匹配为比特逆序缩短；或，当E2大于N时，该第二速率匹配为重复；
当E2小于该f(E1)时：
当E2小于N/2时，该第三速率匹配为比特逆序缩短；或，当E2大于N/2时，该第三速率匹配为重复；
其中，该f(E1)为E1-N/16。
上述实现方式描述了当f(E1)为E1-N/16时的速率匹配规则，即a＝1,b＝-N/16时的速率匹配规则。
一种可能的实现方式中，当E2大于或等于f(E1)时：
该第二速率匹配包括：对该第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
或，
当E2小于f(E1)时：
该第三速率匹配为比特逆序缩短；
其中，该f(E1)为E1/2。
上述可能的实现方式描述了当f(E1)为E1/2时的速率匹配规则，即a＝1/2,b＝0时的速率匹配规则。
一种可能的实现方式中，该N根据该E1确定。具体的，
。
一种可能的实现方式中，该第一速率匹配为比特逆序缩短。
在上述的几个实现方式中，将速率匹配方式设计为比特逆序缩短，而比特逆序缩短由于缩短位置分布比较均匀，很好的保留了比特位置间的可靠度排序，所以在各种码长和码率的场景下都有稳定的性能。
本申请第二方面提供一种速率匹配的方法，包括：
接收端获取第一序列，该第一序列长度为E1，该第一序列对应的母码长度为N；该接收端根据第一速率匹配的方式对该第一序列解速率匹配后进行译码；接收端获取第二序列，该第二序列长度为E2；该接收端根据第一速率匹配的方式和第二速率匹配的方式对第三序列解速率匹配后进行译码；第三序列由所述第一序列和所述第二序列组成；第三序列对应的母码长度为2*N；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；其中，N、E1、E2为正整数。
相对应的，上述第二方面涉及一种可以应用在IR-HARQ中的接收端侧的速率匹配机制，其中，第一序列对应发送端的第二比特序列，即初传比特序列，第二序列对应发送端的第四比特序列，即重传比特序列，填补了现有技术中没有针对IR-HARQ的速率匹配方法的空白；更进一步的，为重传比特序列设计的速率匹配方法是根据初传比特序列和重传比特序列之间的关系确定的，针对不同的重传比特数和初传比特数之间不同的对应关系，设计了灵活的速率匹配方式，能够使得该速率匹配完全对应实际情况，从而使得IR-HARQ的性能一直处在稳定且优异的状态下。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b 为绝对值小于E1的常数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a,b为常数，满足f(E1)小于或等于E1。
一种可能的实现方式中，当E2大于或等于该f(E1)时，该第二速率匹配是基于第五比特序列执行的；或，当E2小于该f(E1)时，该第二速率匹配包括对该第五比特序列中第[0：N/2-1] 个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；其中，第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
在该实现方式中，第五比特序列为第三比特序列的前半段，即第五比特序列由第三比特序列中的[0：N-1]个比特构成。当E2大于或等于该f(E1)时，第二速率匹配是按照母码的长度 N来执行的；当E2小于该f(E1)时，第二速率匹配是按照母码长度的一半，即N/2来执行的。
一种可能的实现方式中，当E2大于或等于该f(E1)时：
当E2小于N时，该第二速率匹配为比特逆序缩短；或，当E2大于N时，该第二速率匹配为重复；
当E2小于该f(E1)时：
当E2小于N/2时，该第三速率匹配为比特逆序缩短；或，当E2大于N/2时，该第三速率匹配为重复；
其中，该f(E1)为E1-N/16。
上述可能的实现方式描述了当f(E1)为E1-N/16时的速率匹配规则，即a＝1,b＝-N/16时的速率匹配规则。
一种可能的实现方式中，当E2大于或等于f(E1)时：
该第二速率匹配包括：对该第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
或，
当E2小于f(E1)时：
该第三速率匹配为比特逆序缩短；
其中，该f(E1)为E1/2。
上述可能的实现方式描述了当f(E1)为E1/2时的速率匹配规则，即a＝1/2,b＝0时的速率匹配规则。
一种可能的实现方式中，该N根据该E1确定。具体的，
。
一种可能的实现方式中，该第一速率匹配为比特逆序缩短。
在上述的几个实现方式中，可以将速率匹配方式设计为比特逆序缩短，而比特逆序缩短由于缩短位置分布比较均匀，很好的保留了比特位置间的可靠度排序，所以在各种码长和码率的场景下都有稳定的性能。
本申请第三方面提供一种速率匹配的装置，可以应用于发送端，该装置包括收发单元和处理单元：收发单元获取待编码比特序列；处理单元对该待编码比特序列进行极化编码，得到第一比特序列，该第一比特序列的长度为N；该处理单元对该第一比特序列进行第一速率匹配，得到第二比特序列，该第二比特序列的长度为E1；该收发单元发送该第二比特序列；该处理单元根据该待编码比特序列进行极化编码，得到第三比特序列，该第三比特序列的长度为2*N；该处理单元对该第三比特序列进行第二速率匹配，得到第四比特序列，该第四比特序列的长度为E2；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；该收发单元发送该第四比特序列；其中，N、E1、E2为正整数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b 的绝对值小于E1的常数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a,b为常数，满足f(E1)小于或等于E1。
一种可能的实现方式中，当E2大于或等于该f(E1)时，该第二速率匹配是基于第五比特序列执行的；或，当E2小于该f(E1)时，该第二速率匹配包括对该第五比特序列中第[0：N/2-1] 个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；其中，第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
在该实现方式中，第五比特序列为第三比特序列的前半段，即第五比特序列由第三比特序列中的[0：N-1]个比特构成。当E2大于或等于该f(E1)时，第二速率匹配是按照母码的长度 N来执行的；当E2小于该f(E1)时，第二速率匹配是按照母码长度的一半，即N/2来执行的。
一种可能的实现方式中，当E2大于或等于该f(E1)时：
当E2小于N时，该第二速率匹配为比特逆序缩短；或，当E2大于N时，该第二速率匹配为重复；
当E2小于该f(E1)时：
当E2小于N/2时，该第三速率匹配为比特逆序缩短；或，当E2大于N/2时，该第三速率匹配为重复；
其中，该f(E1)为E1-N/16。
上述实现方式描述了当f(E1)为E1-N/16时的速率匹配规则，即a＝1,b＝-N/16时的速率匹配规则。
一种可能的实现方式中，当E2大于或等于f(E1)时：
该第二速率匹配包括：对该第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
或，
当E2小于f(E1)时：
该第三速率匹配为比特逆序缩短；
其中，该f(E1)为E1/2。
上述可能的实现方式描述了当f(E1)为E1/2时的速率匹配规则，即a＝1/2,b＝0时的速率匹配规则。
一种可能的实现方式中，该N根据该E1确定。具体的，
。
一种可能的实现方式中，该第一速率匹配为比特逆序缩短。
本申请第四方面提供一种速率匹配的装置，可以应用于接收端，该装置包括收发单元和处理单元：收发单元获取第一序列，该第一序列长度为E1，该第一序列对应的母码长度为N；该处理单元根据第一速率匹配的方式对该第一序列解速率匹配后进行译码；收发单元获取第二序列，该第二序列长度为E2；该处理单元根据第一速率匹配的方式和第二速率匹配的方式对第三序列解速率匹配后进行译码；第三序列由所述第一序列和所述第二序列组成；第三序列对应的母码长度为2*N；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；其中，N、E1、E2为正整数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，bi为绝对值小于E1的常数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a,b为常数，满足f(E1)小于或等于E1。
一种可能的实现方式中，当E2大于或等于该f(E1)时，该第二速率匹配是基于第五比特序列执行的；或，当E2小于该f(E1)时，该第二速率匹配包括对该第五比特序列中第[0：N/2-1] 个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；其中，第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
在该实现方式中，第五比特序列为第三比特序列的前半段，即第五比特序列由第三比特序列中的[0：N-1]个比特构成。当E2大于或等于该f(E1)时，第二速率匹配是按照母码的长度 N来执行的；当E2小于该f(E1)时，第二速率匹配是按照母码长度的一半，即N/2来执行的。
一种可能的实现方式中，当E2大于或等于该f(E1)时：
当E2小于N时，该第二速率匹配为比特逆序缩短；或，当E2大于N时，该第二速率匹配为重复；
当E2小于该f(E1)时：
当E2小于N/2时，该第三速率匹配为比特逆序缩短；或，当E2大于N/2时，该第三速率匹配为重复；
其中，该f(E1)为E1-N/16。
上述可能的实现方式描述了当f(E1)为E1-N/16时的速率匹配规则，即a＝1,b＝-N/16时的速率匹配规则。
一种可能的实现方式中，当E2大于或等于f(E1)时：
该第二速率匹配包括：对该第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
或，
当E2小于f(E1)时：
该第三速率匹配为比特逆序缩短；
其中，该f(E1)为E1/2。
上述可能的实现方式描述了当f(E1)为E1/2时的速率匹配规则，即a＝1/2,b＝0时的速率匹配规则。
一种可能的实现方式中，该N根据该E1确定。具体的，
。
一种可能的实现方式中，该第一速率匹配为比特逆序缩短。
本申请实施例第五方面提供一种通信装置，该通信装置包括：处理器和存储器。该存储器中存储有计算机程序；该处理器用于调用并运行该存储器中存储的计算机程序，使得处理器实现如第一方面中的任意一种实现方式。
本申请实施例第六方面提供一种通信装置，该通装置包括：处理器和存储器。该存储器中存储有计算机程序；该处理器用于调用并运行该存储器中存储的计算机程序，使得处理器实现如第二方面中的任意一种实现方式。
本申请实施例第七方面提供一种通信装置，该通装置包括：逻辑电路和输入输出接口：该输入输出接口用于输入待编码比特序列；该输入输出接口还用于输出第二比特序列和第四比特序列；该逻辑电路用于实现如第一方面中的任意一种实现方式。
本申请实施例第八方面提供一种通信装置，该通装置包括：逻辑电路和输入输出接口：该输入输出接口用于输入第一序列和第二序列；该逻辑电路用于实现如第一方面中的任意一种实现方式。
本申请实施例第九方面提供一种包括指令的计算机程序产品，其特征在于，当其在计算机上运行时，使得如第一方面至第二方面中任一种的实现方式被执行。
本申请实施例第十方面提供一种计算机可读存储介质，包括计算机指令，当该计算机指令在计算机上运行时，使得如第一方面至第二方面中的任一种实现方式被执行。
本申请实施例第十一方面提供一种芯片装置，包括处理器，用于与存储器相连，调用该存储器中存储的程序，以使得该处理器执行上述第一方面至第二方面中的任一种实现方式。
本申请实施例第十二方面提供一种通信系统，该通信系统包括如第三方面的装置和第四方面的装置。
上述第三方面至第十二方面达到的技术效果可以参考第一方面或第二方面中的技术效果，此处不再重复赘述。
附图说明
图1为本申请实施例中提供的一种通信系统的示意图；
图2为本申请实施例中提供的一种Polar码的编译码的示意图；
图3为本申请实施例中提供的一种IF-HARQ的示意图；
图4为本申请实施例中提供的一种IR-HARQ的示意图；
图5为本申请实施例中提供的一种速率匹配方法的流程示意图；
图6为本申请实施例中提供的一种基于IR-HARQ结构设计的速率匹配方法的操作示意图；
图7为本申请实施例中提供的一种比特逆序缩短的示例的示意图；
图8为本申请实施例中提供的一种当f(E1)表示为E1-N/16对应的速率匹配的示意图；
图9为本申请实施例中提供的一种当f(E1)表示为E1/2对应的速率匹配的示意图；
图10为本申请实施例中提供的一种速率匹配的装置的示意图；
图11为本申请实施例中提供的另一种速率匹配的装置的示意图；
图12为本申请实施例中提供的另一种速率匹配的装置的示意图；
图13为本申请实施例中提供的一种性能仿真图；
图14为本申请实施例中提供的又一种性能仿真图。
具体实施方式
本申请提供了一种速率匹配的方法及装置，用于保证IR-HARQ的性能稳定。
本申请的说明书以及附图中的术语“第一”和“第二”等是用于区别不同的对象，或者用于区别对同一对象的不同处理，而不是用于描述对象的特定顺序。此外，本申请的描述中所提到的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括其他没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请实施例中，“多个”包括两个或两个以上，“系统”可以和“网络”相互替换。本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本申请实施例提供的通信方法可以应用于各类通信系统中，例如，卫星通信系统、物联网(internet of things，IoT)、窄带物联网(narrow band internet of things，NB-IoT)系统、全球移动通信系统(global system for mobile communications，GSM)、增强型数据速率GSM演进系统(enhanced data rate for GSM evolution，EDGE)、宽带码分多址系统(wideband code division multiple access，WCDMA)、码分多址2000系统(codedivision multiple access， CDMA2000)、时分同步码分多址系统(time division-synchronization code division multiple access，TD-SCDMA)，长期演进系统(longterm evolution，LTE)、第五代(5G)通信系统，例如5G新无线(new radio，NR)，以及5G移动通信系统的三大应用场景增强型移动带宽 (enhanced mobile broadband，eMBB)，超可靠、低时延通信(ultra reliable low latency communications，uRLLC)和海量机器类通信(massive machine type communications，mMTC)，设备到设备(device-to-device，D2D)通信系统、机器到机器(machine to machine，M2M) 通信系统、车联网通信系统，或者还可以是其他的或者未来的通信系统，本申请实施例对此不作具体限定。
下面结合本申请实施例中的附图对本申请实施例进行描述。本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。
为了便于理解本申请实施例，以图1所示的网络架构对本申请实施例所使用的应用场景进行说明，该网络架构可以应用于上述各类通信系统。如图1所示的通信系统，包括网络设备和终端，在本申请中，发送端和接收端皆可以为网络设备或者终端，本申请对此不做限定。网络设备和终端之间可以利用资源进行无线通信，在本申请实施例中对网络设备和终端设备的类型和数量均不做限定，如图1中(a)所示，终端设备的数量可以为一个或多个，如图1 中(b)所示，网络设备的数量也可以为一个或多个。此处的资源可以包括时域资源、频域资源、码域资源和空域资源中一个或多个。另外，本申请也适用于终端与终端通信的系统，也适用于网络设备与网络设备进行通信的系统。
其中，终端包括向用户提供语音和/或数据连通性的设备，具体的，包括向用户提供语音的设备，或包括向用户提供数据连通性的设备，或包括向用户提供语音和数据连通性的设备。例如可以包括具有无线连接功能的手持式设备、或连接到无线调制解调器的处理设备。该终端设备可以经无线接入网(radio access network，RAN)与核心网进行通信，与RAN交换语音或数据，或与RAN交互语音和数据。该终端设备可以包括用户设备(userequipment，UE)、无线终端设备、移动终端设备、设备到设备通信(device-to-device，D2D)终端设备、车到一切(vehicle to everything，V2X)终端设备、机器到机器/机器类通信(machine-to-machine /machine-type communications，M2M/MTC)终端设备、物联网(internet of things，IoT)终端设备、轻型终端设备(light UE)、订户单元(subscriberunit)、订户站(subscriber station)，移动站(mobile station)、远程站(remotestation)、接入点(access point，AP)、远程终端(remote terminal)、接入终端(accessterminal)、用户终端(user terminal)、用户代理(user agent)、无人机或用户装备(userdevice)等。例如，可以包括移动电话(或称为“蜂窝”电话)，具有移动终端设备的计算机，便携式、袖珍式、手持式、计算机内置的移动装置等。例如，个人通信业务(personalcommunication service，PCS)电话、无绳电话、会话发起协议(session initiationprotocol，SIP)话机、无线本地环路(wireless local loop，WLL)站、个人数字助理(personal digital assistant，PDA)、等设备。还包括受限设备，例如功耗较低的设备，或存储能力有限的设备，或计算能力有限的设备等。例如包括条码、射频识别(radiofrequency identification，RFID)、传感器、全球定位系统(global positioning system，GPS)、激光扫描器等信息传感设备。
作为示例而非限定，在本申请实施例中，该终端还可以是可穿戴设备。可穿戴设备也可以称为穿戴式智能设备或智能穿戴式设备等，是应用穿戴式技术对日常穿戴进行智能化设计、开发出可以穿戴的设备的总称，如眼镜、手套、手表、服饰及鞋等。可穿戴设备即直接穿在身上，或是整合到用户的衣服或配件的一种便携式设备。可穿戴设备不仅仅是一种硬件设备，更是通过软件支持以及数据交互、云端交互来实现强大的功能。广义穿戴式智能设备包括功能全、尺寸大、可不依赖智能手机实现完整或者部分的功能，例如：智能手表或智能眼镜等，以及只专注于某一类应用功能，需要和其它设备如智能手机配合使用，如各类进行体征监测的智能手环、智能头盔、智能首饰等。
而如上介绍的各种终端，如果位于车辆上(例如放置在车辆内或安装在车辆内)，都可以认为是车载终端，车载终端设备例如也称为车载单元(on-board unit，OBU)。
本申请实施例中，终端还可以包括中继(relay)。或者理解为，能够与基站进行数据通信的都可以看作终端设备。
本申请实施例中，用于实现终端的功能的装置可以是终端，也可以是能够支持终端设备实现该功能的装置，例如芯片系统，该装置可以被安装在终端中。本申请实施例中，芯片系统可以由芯片构成，也可以包括芯片和其他分立器件。本申请实施例提供的技术方案中，以用于实现终端的功能的装置是终端为例，描述本申请实施例提供的技术方案。
网络设备，例如包括接入网(access network，AN)设备，例如基站(例如，接入点)，可以是指接入网中在空口通过一个或多个小区与无线终端设备通信的设备，或者例如，一种车到一切(vehicle-to-everything，V2X)技术中的网络设备为路侧单元(road sideunit，RSU)。基站可用于将收到的空中帧与IP分组进行相互转换，作为终端设备与接入网的其余部分之间的路由器，其中接入网的其余部分可包括IP网络。RSU可以是支持V2X应用的固定基础设施实体，可以与支持V2X应用的其他实体交换消息。网络设备还可协调对空口的属性管理。例如，网络设备可以包括长期演进(long term evolution，LTE)系统或高级长期演进(long term evolution-advanced，LTE-A)中的演进型基站(NodeB或eNB或e-NodeB，evolutional Node B)，或者也可以包括第五代移动通信技术(the 5th generation，5G)NR系统(也简称为NR系统) 中的下一代节点B(next generation node B，gNB)或者也可以包括云接入网(cloud radio access network，Cloud RAN)系统中的集中式单元(centralized unit，CU)和分布式单元(distributed unit，DU)，或者可以是未来的通信系统中承载网络设备功能的装置，本申请实施例并不限定。
网络设备还可以包括核心网设备。核心网设备例如包括访问和移动管理功能(access and mobility management function，AMF)或用户面功能(user planefunction，UPF)等。
网络设备还可以是设备到设备(Device to Device，D2D)通信、机器到机器(Machine to Machine，M2M)通信、车联网、无人机系统、或卫星通信系统中承载网络设备功能的装置。
需要说明的是，上述仅列举了部分网元之间通信的方式，其他网元之间也可以通过某些连接方式进行通信，本申请实施例这里不再赘述。
本申请实施例描述的系统架构以及业务场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定。本领域普通技术人员可知，随着网络架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
为便于理解本申请实施例，以下对本申请实施例的部分用语进行解释说明，以便于本领域技术人员理解。
1.Polar码：
Polar码是一种线性块码。其生成矩阵为GN,其编码过程为
其中
是一个二进制的行矢量，长度为N(即码长)；GN是一个N×N的矩阵， 且
这里/>
BN是一个N×N的转置矩阵，例如Bit Reversal矩阵；
定义为log2N个矩阵F2的克罗内克(Kronecker)乘积；以上涉及的加法、乘法操作均为二进制伽罗华域(Galois Field)上的加法、乘法操作。Polar码的编码过程中，/>
中的一 部分比特用来携带信息，称为信息比特，这些比特的索引的集合记作/>
另外的一部分比特 置为收发端预先约定的固定值，称之为固定比特，其索引的集合用/>
的补集/>
表示。信 息比特序号集合/>
按以下方法选取：首先利用密度进化或者高斯近似等方法得到可以得到序 号i的比特对应的极化信道错误概率/>
选择/>
值最小的K个序号，构成集合
除了生成矩阵的表示方式，Polar码还可以用编译码图来表示，如图2所示，图2表示了一个码长为N＝8，信息长为K＝4的Polar码的编译码图。其中每个“蝶形图”代表了2个比特的一次极化，即
在该例子中，/>
为信息比特，/>
为冻结比特。
2.混合自动重传请求(hybrid automatic repeat request，HARQ)
在对系统延时不敏感的通信应用中，HARQ是一种常用的用以提高系统吞吐率的传输方法。在传输某一个信息块时，发送端将信息块编码后送入信道，如果接收端对接收到的信号进行译码后发现传输失败(比如无法通过循环冗余校验)，那么接收端就会通过一个反馈链路传输一个失败确认(negative acknowledgment，NACK)消息给发送端，发送端就会重传该信息块。这个过程会一直持续到接收端正确译码，此时，接收端会发送一个正确确认(acknowledgment，ACK)消息给发送端，从而完成该对信息块的传输。为了获得尽可能大的链路吞吐率，接收端会将所有接收信号都缓存起来，并和新接收到的信号一起进行译码。
3.蔡司合并混合自动重传请求(chase combining hybrid automatic repeatrequest， CC-HARQ)
经典的HARQ方案一是CC-HARQ，即HARQ类型一(HARQ-I)。在该方案中，发送端每次重传时，发送相同的编码数据；接收端将接收到的所有信号直接相加，然后进行译码。随着重传次数增加，合并的接收信号能量逐渐增加，译码性能得到增强。但是，该方法只能得到重传的能量增益，没有重传的编码增益。
4.增量冻结混合自动重传请求(incremental freezing hybrid automaticrepeat request， IF-HARQ)
在Polar码领域现有的一种HARQ的传输方法，被称为IF-HARQ。如图3所示，在该方法中，每次重传时，发端根据构造Polar码时由密度进化/高斯近似或嵌套可靠度序列等方法计算得到的各个极化信道的可靠性，从前面各次传输的序号集合中选择具有最低可靠性的部分信息比特，重新进行Polar编码和发送。接收端根据接收到的信号，进行串行冻结译码，即先译码最新一次接收到的信息数据，将译码结果作为冻结比特应用到前面接收到的数据，直到第一次接收到的数据译码成功。该方案也可以由重新编码带来编码增益。
随着重传次数增加，码率逐渐下降，IF-HARQ的编码增益也随之降低，在很低码率时甚至为负(不如CC-HARQ)。并且，如果重传部分码字由于信道环境影响译码错误，那么这些错误信息比特作为初传部分的冻结比特，反而会对初传部分译码造成反作用。
从另一个角度看，IF-HARQ每次传输皆为短码，一次传输若收到了较大的噪声或干扰，导致无法译对，则会导致错误传播。换言之，码字比特之间缺乏耦合，邻近码字的译码无法加强当前译码子块的可靠度，无法拿到码长变长所带来的增益，这是编码增益缺失的来源。因此，Polar码的重传方案不宜简单地采用IF-HARQ。
5.增量冗余混合自动重传请求(incremental redundancy hybrid automaticrepeat request， IR-HARQ)
另一种在Polar码领域的HARQ称为为IR-HARQ，一般也被归类为HARQ类型二
(HARQ-II)。方案的基本思想是利用Polar码的嵌套特性，将初传的码字跟重传的码字合并成一个长码进行译码。发送端在初始传输时将信息数据进行CRC编码并以相应的码率编码为一个较短的Polar码字；每次重传时根据重传长度对Polar码长和内核进行扩展；寻找扩展部分中可靠度高于初传部分的子信道作为新的信息位，相应的初传部分中不可靠的信息位转变为冗余信息位；将冗余信息位的值赋给新的信息位，同时构造两者之间“一对一”的校验关系；进行Polar编码，产生增量冗余比特。接收端将接收到的所有信号根据编码器结构合并起来组成一个较长的码字，然后送入译码器译码。译码时，由于冗余信息位作为校验比特，因此可以根据新信息位的译码结果确定其值。随着重传次数增加，接收到的冗余比特逐渐增多，合并后得到的长码码率也随着逐渐降低，因此译码性能得到增强。除了能量增益外，该方法还可以由冗余比特增加带来额外的编码增益。
IR-HARQ初次传输和第2次传输之间的信息比特和码字比特的编码过程可以用下式表示：
其中初次传输的信息侧向量记为u1(其中包含了信息比特和冻结比特)，码字比特向量为c1；第2次传输的信息侧向量记为u2(其中包含了信息比特和冻结比特，其中信息比特传输与u1中的一部分信息比特完全相同，因此该操作称为“复制(copy)”)，码字比特向量为 c2+c1，其中“+”为二进制加法，即异或操作。
但是上述IR-HARQ未进行速率匹配，性能不确定，有可能存在坏点(性能差于CC-HARQ)。
由上述描述可知，CC-HARQ和IF-HARQ本身存在缺陷，如果直接运用在Polar码领域，性能还不够理想，IR-HARQ是已知的比较高效的重传方式，但是现在并没有针对IR-HARQ的速率匹配方法。虽然IR-HARQ在没有速率匹配(即不需要打孔或者缩短)时，通过可靠度序列选择需要复制的比特数量和位置能达到稳定的性能，但实际系统中，初传和重传的资源数不一定相等，会存在重传编码后的比特数少于初传编码后的比特数的情况，为了得到稳定的性能，这时候就需要引入并设计速率匹配方式，否则由于复制数量和长序列确定的复制位置的不理想，性能会有坏点。
针对于此，本申请的技术方案中，为IR-HARQ设计了相应的速率匹配方式，以此来保证该重传的稳定性。
下面结合具体实施例介绍本申请的技术方案。
图5为本申请实施例提供的一个速率匹配方法的流程示意图，图6为相应的基于IR-HARQ 结构设计的速率匹配方法的操作示意图。
S501、发送端获取待编码比特序列。
S502、发送端对待编码比特序列进行极化编码，得到第一比特序列。
需要说明的是该第一比特序列可以被称为初传比特序列的母码，其长度为N。
S503、发送端对第一比特序列进行第一速率匹配，得到第二比特序列。
需要说明的是，该第二比特序列可以被称为初传比特序列，其长度为E1，也即初传比特数为E1。
一种可能的实现方式中，该第一速率匹配可以为比特逆序缩短或基于比特逆序缩短的速率匹配方法，又或者可以是现有标准中已有的速率匹配方法。
为了方便理解，此处以图7为例对比特逆序缩短进行解释，如图7所示，母码长度为16个比特，编码后的长度如果设为12个比特，所以需要缩短4个比特位置，记每个比特位置的序号为[1:15]，此时序号最大的四个比特位置分别为序号12、13、14、15对应的比特位置，也即四个可靠度排序最低的比特位置，其对应的二进制表示为[12(1100),13(1101),14(1110), 15(1111)],将这个四个比特的二进制进行逆序，可以得到[3(0011),11(1011),7(0111),15(1111)], 即经过比特逆序的操作，最终需要缩短的位置为序号3、11、7、15对应的比特位置。由此可以看出，经过比特逆序缩短后的序列，其缩短位置分布比较均匀，很好的保留了比特位置间的可靠度排序，所以针对各种码长和各种码率的场景都有很稳定的性能。
除了对第一比特序列采用比特逆序缩短的速率匹配方法，也可以采用现有新空口(new radio，NR)协议中规定的速率匹配方式，即将Polar码等分为32组，每组比特数为N/32，打孔或者缩短位置以组为单位选择，即按照指示序列的优先级。如果剩余打孔或者缩短比特数不足1组，则从该组中顺序选择剩余打孔或者缩短比特数。缩短时的位置与打孔时的位置对称，即从后往前选取。
S504、发送端向接收端发送第二比特序列。
相应的，S504a、接收端获取了第一序列。
需要说明的是，接收端接收到的第一序列与发送端发送的第二比特序列相关，该第一序列的长度为E1。
S504b、接收端根据第一速率匹配的方式对第一序列解速率匹配后进行译码。
需要说明的是，接收端的操作与发送端相对应，区别在于发送端是进行编码，而接收端是进行译码，所以类似的，其译码的方式也是基于该第一速率匹配进行的，此处不再赘述。
S505、发送端对待编码比特序列进行极化编码，得到第三比特序列。
需要说明的是，此处的第三比特序列可以被称为待重传比特序列和第一比特序列的结合，其长度为2*N，即两倍的初传母码长度。
S506、发送端对第三比特序列进行第二速率匹配，得到第四比特序列。
需要说明的是，该第四比特序列可以被称为重传比特序列，其长度为E2，该第二速率匹配是基于f(E1)与E2的关系确定的，f(E1)的值为根据E1确定的。
S507、发送端向接收端发送第四比特序列。
相应的，S507a、接收端获取了第二序列。
需要说明的是，接收端接收到的第二序列与发送端发送的第四比特序列相关，该第二序列的长度为E2。
S507b、接收端根据第一速率匹配的方式和第二速率匹配的方式对第三序列解速率匹配后进行译码；第三序列由第一序列和第二序列组成。
需要说明的是，接收端的操作与发送端相对应，区别在于发送端是进行编码，而接收端是进行译码，所以类似的，其译码的方式也是基于该第一速率匹配的方式和第二速率匹配进行的，此处不再赘述。
由此可见，上述方法设计了一种可以应用在IR-HARQ中的发送端侧的速率匹配机制，为初传比特序列和重传比特序列分别设计了速率匹配方法，打破了现有技术中没有针对 IR-HARQ的速率匹配方法的空白；更进一步的，为重传比特序列设计的速率匹配方法是根据初传比特序列和重传比特序列之间的关系确定的，针对不同的重传比特数和初传比特数之间不同的对应关系，设计了灵活的速率匹配方式，能够使得该速率匹配完全对应实际情况，从而使得IR-HARQ的性能一直处在稳定且优异的状态下。
一种可能的实现方式中，第二速率匹配是基于所述E1与E2的关系确定的具体可以体现为，第二速率匹配是基于f(E1)与E2的关系确定的，其中，f(E1)为关于E1的函数。
一种可能的实现方式中，第二速率匹配是基于f(E1，R)与E2的关系确定的，其中，f(E1， R)为关于E1和R的函数，R＝K/E1为传输码率，K为待编码比特个数，K为正整数。
一种可能的实现方式中，该f(E1)可以表示为a*E1+b，其中，a为大于0且小于或等于1的常数，b为绝对值小于E1的常数。
一种可能的实现方式中，当E2大于或等于所述f(E1)时：第二速率匹配是基于第五比特序列执行的；
当E2小于所述f(E1)时：第二速率匹配包括对第五比特序列中第[0：N/2-1]个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配。
在该实现方式中，第五比特序列为第三比特序列的前半段，即第五比特序列由第三比特序列中的[0：N-1]个比特构成。当E2大于或等于该f(E1)时，第二速率匹配是按照母码的长度 N来执行的；当E2小于该f(E1)时，第二速率匹配是按照母码长度的一半，即N/2来执行的。
一种可能的实现方式中，f(E1)表示为E1-N/16，在该实现方式中具体的重传速率匹配规则如下所示：
当E2大于或等于E1-N/16时：
(1)当E2小于N时，第二速率匹配为比特逆序缩短，即发送端对待重传比特序列进行比特逆序缩短，直到最终传输的重传比特序列长度为E2。
(2)当E2大于或等于N时，第二速率匹配为重复，即发送端将待重传比特序列进行重复操作，直到最终传输的重传比特序列长度为E2。
当E2小于E1-N/16时：
(1)当E2小于N/2时，第三速率匹配为比特逆序缩短，即发送端对待重传比特序列进行比特逆序缩短，直到最终传输的重传比特序列长度为E2。
(2)当E2小于N/2时，第三速率匹配为重复，即发送端将待重传比特序列进行重复操作，直到最终传输的重传比特序列长度为E2。
为了方便理解，此处以图8为例进一步进行解释，假设初传比特序列的长度E1为14个比特，其对应的母码长度N为16个比特，所以需要缩短2个比特位置，按照比特逆序缩短，记每个比特位置的序号为[1:15]，此时序号最大的两个比特位置分别为序号14和15对应的比特位置，其对应的二进制表示为[14(1110),15(1111)]，将这个四个比特的二进制进行逆序，可以得到 [7(0111),15(1111)]，即经过比特逆序的操作，最终需要缩短的位置为序号7和15对应的比特位置。由于图8中将初传比特序列和重传比特序列组合成了长码，所以初传比特序列的所有比特位置都加了母码长度N，所以此时缩短的比特位置变为序号23和31对应的比特位置。
确定完初传比特序列，下面对重传进行速率匹配，假设重传比特序列的长度E2为13个比特，此时，f(E1)＝E1-N/16＝12，其满足E2大于或等于E1-N/16的条件，所以采用图8中(a) 所示的速率匹配方法，进一步的，其满足E2小于N的条件，所以重传部分按照比特逆序缩短到13个比特，按照上述比特逆序缩短的方法可知，缩短的比特位置为[7(0111),11(1011), 15(1111)]，即最终需要缩短的位置为序号7,11,15对应的比特位置；假设重传比特序列的长度 E2为4个比特，此时，其满足E2小于E1-N/16的条件，所以采用图8中(b)所示的速率匹配方法，进一步的，其满足E2小于N/2的条件，所以重传部分序号为[0:7]的比特位置为固定打孔的位置，然后在剩余的N/2个比特位置，即在序号为[8:15]的比特位置上再按照比特逆序缩短的方法缩短至4个比特，按照上述比特逆序缩短的方法可知，最终缩短的位置为序号9,11,13,15 对应的比特位置。
上述仅仅为f(E1)＝a*E1+b的一个示例，即a取1，b取-N/16的示例，在其他可能的实现方式中，a可以取任意一个大于0且小于或等于1的值，例如7/8,5/6,3/4等等；另外，b可以取任意一个绝对值小于E1的数。
一种可能的实现方式中，f(E1)表示为E1/2，在该实现方式中具体的重传速率匹配规则如下所示：
(1)当E2大于或等于E1/2时：
对第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
(2)当E2小于E1/2时：
第三速率匹配为比特逆序缩短。
需要说明的是，当E2大于或等于E1/2时，发送端对待重传比特序列进行比特逆序缩短，缩短到长度为E1，然后再进行自然序打孔，直至最终的重传比特序列长度为E2；当E2小于E1/2 时，先对序号为[0：N/2-1]的比特位置进行打孔，然后对剩余的N/2个比特进行比特逆序缩短，直至最终的重传比特序列长度为E2。
为了方便理解，此处以图9为例进一步进行解释，假设初传比特序列的长度为14个比特，对应的母码长度为16个比特，所以需要缩短2个比特位置，按照比特逆序缩短，记每个比特位置的序号为[1:15]，此时序号最大的两个比特位置分别为序号14和15对应的比特位置，其对应的二进制表示为[14(1110),15(1111)],将这个四个比特的二进制进行逆序，可以得到[7(0111), 15(1111)],即经过比特逆序的操作，最终需要缩短的位置为序号7和15对应的比特位置。由于图8中将初传比特序列和重传比特序列组合成了长码，所以初传比特序列的所有比特位置都加了母码长度N，所以此时缩短的比特位置变为序号23和31对应的比特位置。
确定完初传比特序列，下面对重传进行速率匹配，假设重传比特序列的长度E2为8个比特，此时f(E1)＝E1/2＝7，其满足E2大于或等于E1/2的条件，所以采用如图9左侧所示的速率匹配方法，即进行比特逆序缩短，由上述方法可知，需要缩短的比特位置与初传一致，即先缩短序号7和15对应的比特位置，然后按照自然序打孔的方法将重传部分缩短至所需要的重传比特序列长度E2，此时若按自然序打孔碰到已经缩短的位置，跳过即可；将设重传比特序列的长度为4个比特，此时满足E2小于E1/2的条件，所以采用如图9右侧所示的速率匹配方法，即重传部分序号为[0:7]的比特位置为固定打孔的位置，然后在剩余的N/2个比特位置，即在序号为 [8:15]的比特位置上再按照比特逆序缩短的方法缩短至4个比特，按照上述比特逆序缩短的方法可知，最终缩短的位置为序号9,11,13,15对应的比特位置。
上述给出了当f(E1)表示为E1/2时，重传比特序列长度E2小于或等于初传比特序列长度E1的速率匹配规则，在以另一种可能的实现方式中，当重传比特序列长度E2大于初传比特序列长度E1时，重传部分可以按照初传母码长度N缩短到E2；如果E2大于N时，则采用重复的操作进行速率匹配。
前文介绍了本申请实施例的方法，下文中将介绍本申请实施例中的装置。方法、装置是基于同一技术构思的，由于方法、装置解决问题的原理相似，因此装置与方法的实施可以相互参见，重复之处不再赘述。
本申请实施例可以根据上述方法示例，对装置进行功能模块的划分，例如，可以对应各个功能划分为各个功能模块，也可以将两个或两个以上的功能集成在一个模块中。这些模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，具体实现时可以有另外的划分方式。
基于与上述方法的同一技术构思，参见图10，提供了一种速率匹配的装置1000(结构示意图，该装置1000可以为发送端，也可以为应用于发送端中的芯片或功能单元；可以为接收端，也可以为应用于接收端中的芯片或功能单元。
当装置1000用于执行发送端所执行的操作时，该装置1000具有上述方法中发送端的任意功能。
一种可能的实现方式中，收发单元1010和处理单元1020还可以用于执行上文方法中的以下步骤，例如：
收发单元1010获取待编码比特序列；
处理单元1020对该待编码比特序列进行极化编码，得到第一比特序列，该第一比特序列的长度为N；
该处理单元1020对该第一比特序列进行第一速率匹配，得到第二比特序列，该第二比特序列的长度为E1；该收发单元发送该第二比特序列；
该处理单元1020根据该待编码比特序列进行极化编码，得到第三比特序列，该第三比特序列的长度为2*N；
该处理单元1020对该第三比特序列进行第二速率匹配，得到第四比特序列，该第四比特序列的长度为E2；
该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；
该收发单元1010发送该第四比特序列；
其中，N、E1、E2为正整数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b 为绝对值小于E1的常数。
一种可能的实现方式中，当E2大于或等于该f(E1)时，该第二速率匹配是基于第五比特序列执行的；或，当E2小于该f(E1)时，该第二速率匹配包括对该第五比特序列中第[0：N/2-1] 个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；其中，第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
在该实现方式中，第五比特序列为第三比特序列的前半段，即第五比特序列由第三比特序列中的[0：N-1]个比特构成。当E2大于或等于该f(E1)时，第二速率匹配是按照母码的长度 N来执行的；当E2小于该f(E1)时，第二速率匹配是按照母码长度的一半，即N/2来执行的。
一种可能的实现方式中，当E2大于或等于该f(E1)时：
当E2小于N时，该第二速率匹配为比特逆序缩短；或，当E2大于N时，该第二速率匹配为重复；
当E2小于该f(E1)时：
当E2小于N/2时，该第三速率匹配为比特逆序缩短；或，当E2大于N/2时，该第三速率匹配为重复；
其中，该f(E1)为E1-N/16。
一种可能的实现方式中，当E2大于或等于f(E1)时：
该第二速率匹配包括：对该第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
或，
当E2小于f(E1)时：
该第三速率匹配为比特逆序缩短；
其中，该f(E1)为E1/2。
一种可能的实现方式中，该N根据该E1确定。具体的，
。
一种可能的实现方式中，该第一速率匹配为比特逆序缩短。
当装置1000用于执行接收端所执行的操作时，该装置1000具有上述方法中接收端的任意功能。
一种可能的实现方式中，收发单元1010和处理单元1020还可以用于执行上文方法中的以下步骤，例如：
收发单元1010获取第一序列，该第一序列长度为E1，该第一序列对应的母码长度为N；
该处理单元根据第一速率匹配的方式对该第一序列解速率匹配后进行译码；
收发单元1010获取第二序列，该第二序列长度为E2；
该处理单元1020根据第一速率匹配的方式和第二速率匹配的方式对第三序列解速率匹配后进行译码；第三序列由所述第一序列和所述第二序列组成；第三序列对应的母码长度为 2*N；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；
其中，N、E1、E2为正整数。
一种可能的实现方式中，该f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b 为绝对值小于E1的常数。
一种可能的实现方式中，当E2大于或等于该f(E1)时，该第二速率匹配是基于第五比特序列执行的；或，当E2小于该f(E1)时，该第二速率匹配包括对该第五比特序列中第[0：N/2-1] 个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；其中，第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
在该实现方式中，第五比特序列为第三比特序列的前半段，即第五比特序列由第三比特序列中的[0：N-1]个比特构成。当E2大于或等于该f(E1)时，第二速率匹配是按照母码的长度 N来执行的；当E2小于该f(E1)时，第二速率匹配是按照母码长度的一半，即N/2来执行的。
一种可能的实现方式中，当E2大于或等于该f(E1)时：
当E2小于N时，该第二速率匹配为比特逆序缩短；或，当E2大于N时，该第二速率匹配为重复；
当E2小于该f(E1)时：
当E2小于N/2时，该第三速率匹配为比特逆序缩短；或，当E2大于N/2时，该第三速率匹配为重复；
其中，该f(E1)为E1-N/16。
一种可能的实现方式中，当E2大于或等于f(E1)时：
该第二速率匹配包括：对该第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
或，
当E2小于f(E1)时：
该第三速率匹配为比特逆序缩短；
其中，该f(E1)为E1/2。
一种可能的实现方式中，该N根据该E1确定。具体的，
。
一种可能的实现方式中，该第一速率匹配为比特逆序缩短。
如图11所示，本申请实施例又提供一种装置1100，装置1100用于实现上述方法中发送端或接收端的功能。该装置可以是发送端或接收端，也可以是发送端或接收端中的装置，或者是能够和发送端或接收端匹配使用的装置。其中，装置1100可以为芯片系统。在本申请实施例中，芯片系统可以由芯片构成，也可以包含芯片和其他分立器件。装置1100包括至少一个处理器1120，用于实现本申请实施例提供的方法中发送端或接收端的功能。装置1100还可以包括收发器1110。
装置1100具体可用于执行上述方法实施例中发送端所执行的相关方法，例如：
收发器1110获取待编码比特序列；
处理器1120对该待编码比特序列进行极化编码，得到第一比特序列，该第一比特序列的长度为N；
该处理器1120对该第一比特序列进行第一速率匹配，得到第二比特序列，该第二比特序列的长度为E1；该收发单元发送该第二比特序列；
该处理器1120根据该待编码比特序列进行极化编码，得到第三比特序列，该第三比特序列的长度为2*N；
该处理器1120对该第三比特序列进行第二速率匹配，得到第四比特序列，该第四比特序列的长度为E2；
该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；
该收发器1110发送该第四比特序列；
其中，N、E1、E2为正整数。
装置1100具体可用于执行上述方法实施例中接收端所执行的相关方法，例如：
收发器1110获取第一序列，该第一序列长度为E1，该第一序列对应的母码长度为N；该处理单元根据第一速率匹配的方式对该第一序列解速率匹配后进行译码；
收发器1110获取第二序列，该第二序列长度为E2；
该处理器1120根据第一速率匹配的方式和第二速率匹配的方式对第三序列解速率匹配后进行译码；第三序列由所述第一序列和所述第二序列组成；第三序列对应的母码长度为 2*N；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；
其中，N、E1、E2为正整数。
装置1100还可以包括至少一个存储器1130，用于存储程序指令和/或数据。存储器1130 和处理器1120耦合。本申请实施例中的耦合是装置、单元或模块之间的间接耦合或通信连接，可以是电性、机械或其他形式，用于装置、单元或模块之间的信息交互。处理器1120可以和存储器1130协同操作。处理器1120可能执行存储器1130中存储的程序指令。在一种可能的实现方式中，至少一个存储器中的至少一个可以与处理器集成在一起。在另一种可能的实现方式中，存储器1130位于装置1100之外。
本申请实施例中不限定上述收发器1110、处理器1120以及存储器1130之间的具体连接介质。本申请实施例在图11中以存储器1130、处理器1120以及收发器1110之间通过总线 1140连接，总线在图11中以粗线表示，其它部件之间的连接方式，仅是进行示意性说明，并不引以为限。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图11中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
本申请实施例中，处理器1120可以是一个或多个中央处理器(CentralProcessing Unit， CPU)，在处理器1120是一个CPU的情况下，该CPU可以是单核CPU，也可以是多核CPU。处理器1120可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
本申请实施例中，存储器1130可包括但不限于硬盘(hard disk drive，HDD)或固态硬盘 (solid-state drive，SSD)等非易失性存储器，随机存储记忆体(Random AccessMemory，RAM)、可擦除可编程只读存储器(Erasable Programmable ROM，EPROM)、只读存储器(Read-Only Memory，ROM)或便携式只读存储器(Compact Disc Read-Only Memory，CD-ROM)等等。存储器是能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。本申请实施例中的存储器还可以是电路或者其它任意能够实现存储功能的装置，用于存储程序指令和/或数据。该存储器1130用于相关指令及数据。
如图12所示，本申请实施例还提供了一种装置1200，可用于实现上述方法中发送端的功能，该装置1200可以是通信装置或者通信装置中的芯片。该装置包括：
输入输出接口1210获取待编码比特序列；
逻辑电路1220对该待编码比特序列进行极化编码，得到第一比特序列，该第一比特序列的长度为N；
该逻辑电路1220对该第一比特序列进行第一速率匹配，得到第二比特序列，该第二比特序列的长度为E1；该收发单元发送该第二比特序列；
该逻辑电路1220根据该待编码比特序列进行极化编码，得到第三比特序列，该第三比特序列的长度为2*N；
该逻辑电路1220对该第三比特序列进行第二速率匹配，得到第四比特序列，该第四比特序列的长度为E2；
该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；
该输入输出接口1210发送该第四比特序列；
其中，N、E1、E2为正整数。
装置1200，可用于实现上述方法中接收端的功能，该装置1200可以是通信装置或者通信装置中的芯片。该装置包括：
输入输出接口1210获取第一序列，该第一序列长度为E1，该第一序列对应的母码长度为N；该处理单元根据第一速率匹配的方式对该第一序列解速率匹配后进行译码；
输入输出接口1210获取第二序列，该第二序列长度为E2；
该逻辑电路1220根据第一速率匹配的方式和第二速率匹配的方式对第三序列解速率匹配后进行译码；第三序列由所述第一序列和所述第二序列组成；第三序列对应的母码长度为 2*N；该第二速率匹配为基于该f(E1)与E2的关系确定的；f(E1)的值为根据E1确定的；
其中，N、E1、E2为正整数。
图13为待编码比特个数K＝424时，本申请方案与CC-HARQ的性能仿真图，横坐标为重传比特序列的长度E2，纵坐标为Es/N0，即信噪比，示例性的，图13分别给出了传输码率R＝1/2、 R＝2/3、R＝3/4和R＝5/6时两种方案的性能仿真图，可以明显的看出，在各种不同的传输码率下，本申请方案的性能都要比CC-HARQ要好，具体体现在，在满足误码率为0.01的前提下，随着重传比特序列E2长度的不断增加，两种方案所需要的信噪比都在不断减少，也就是说，抗干扰能力随着重传比特序列长度的增加而增强；另外，在重传比特序列长度相等的前提下，本申请方案达到误码率为0.01所需要的信噪比都要低于CC-HARQ所需要的信噪比，即本申请方案可以在更恶劣的通信条件下达到系统指标，对比之下，本申请方案在各种不同传输码率情况下的性能都更优。
图14为本申请方案与CC-HARQ的又一种性能仿真图，其分别给出了初传比特序列长度E1与重传比特序列长度E2在不同关系下的两种方案的性能仿真图，示例性的，图14列出了当 E1＝1/4E2、E1＝1/2E2、E1＝3/4E2的情况下的性能仿真图，就E1＝1/2E2的情况为例进行阐述，该图中的横坐标为信息比特序列的长度，纵坐标为信噪比，实线为不同传输码率下CC-HARQ 的性能仿真图，虚线为不同传输码率下本申请方案的性能仿真图，同样的，在满足误码率为 0.01的前提下，当传输码率相同时，本申请方案达到误码率为0.01所需要的信噪比都要低于CC-HARQ所需要的信噪比，即本申请方案可以在更恶劣的通信条件下达到系统指标，对比之下，本申请方案在各种不同传输码率情况下的性能都更优。
当上述通信装置为应用于终端设备的芯片时，该终端设备芯片实现上述方法实施例中终端设备的功能。该终端设备芯片从终端设备中的其它模块(如射频模块或天线)接收信息，该信息是网络设备发送给终端设备的；或者，该终端设备芯片向终端设备中的其它模块(如射频模块或天线)发送信息，该信息是终端设备发送给网络设备的。
当上述通信装置为应用于网络设备的芯片时，该网络设备芯片实现上述方法实施例中网络设备的功能。该网络设备芯片从网络设备中的其它模块(如射频模块或天线)接收信息，该信息是终端设备发送给网络设备的；或者，该网络设备芯片向网络设备中的其它模块(如射频模块或天线)发送信息，该信息是网络设备发送给终端设备的。
基于与上述方法实施例相同构思，本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被硬件(例如处理器等)执行，以实现本申请实施例中由任意装置执行的任意一种方法的部分或全部步骤。
基于与上述方法实施例相同构思，本申请实施例还提供了一种包括指令的计算机程序产品，当所述计算机程序产品在计算机上运行时，使得所述这个计算机执行以上各方面的任意一种方法的部分或者全部步骤。
基于与上述方法实施例相同构思，本申请还提供一种芯片或芯片系统，该芯片可包括处理器。该芯片还可包括存储器(或存储模块)和/或收发器(或通信模块)，或者，该芯片与存储器(或存储模块)和/或收发器(或通信模块)耦合，其中，收发器(或通信模块)可用于支持该芯片进行有线和/或无线通信，存储器(或存储模块)可用于存储程序，该处理器调用该程序可用于实现上述方法实施例、方法实施例的任意一种可能的实现方式中由终端或者网络设备执行的操作。该芯片系统可包括以上芯片，也可以包含上述芯片和其他分立器件，如存储器(或存储模块)和/或收发器(或通信模块)。
基于与上述方法实施例相同构思，本申请还提供一种通信系统，该通信系统可包括以上终端和/或网络设备。该通信系统可用于实现上述方法实施例、方法实施例的任意一种可能的实现方式中由终端或者网络设备执行的操作。示例性的，该通信系统可具有如图1所示结构。
在上述实施例中，可全部或部分地通过软件、硬件、固件、或其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如软盘、硬盘、磁带)、光介质(例如光盘)、或者半导体介质(例如固态硬盘)等。在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置，也可以通过其它的方式实现。例如以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可结合或者可以集成到另一个系统，或一些特征可以忽略或不执行。另一点，所显示或讨论的相互之间的间接耦合或者直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者，也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例的方案的目的。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。
以上所述，仅为本申请的一些具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可对这些实施例做出另外的变更和修改。因此，所附权利要求意欲解释为包括上述实施例以及落入本申请范围的说是有变更和修改。因此，本申请保护范围应以所述权利要求的保护范围为准。
Claims (33)
1.一种速率匹配的方法，其特征在于，所述方法包括：
发送端获取待编码比特序列；
所述发送端对所述待编码比特序列进行极化编码，得到第一比特序列，所述第一比特序列的长度为N；
所述发送端对所述第一比特序列进行第一速率匹配，得到第二比特序列，所述第二比特序列的长度为E1；
所述发送端发送所述第二比特序列；
所述发送端根据所述待编码比特序列进行极化编码，得到第三比特序列，所述第三比特序列的长度为2*N；
所述发送端对所述第三比特序列进行第二速率匹配，得到第四比特序列，所述第四比特序列的长度为E2；所述第二速率匹配为基于所述f(E1)与E2的关系确定的；所述f(E1)的值为根据E1确定的；
所述发送端发送所述第四比特序列；
其中，N、E1、E2为正整数。
2.根据权利要求1所述的方法，其特征在于，
所述f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b为绝对值小于或等于E1的常数。
3.根据权利要求1或2所述的方法，其特征在于，
当E2大于或等于所述f(E1)时，所述第二速率匹配是基于第五比特序列执行的；
或，
当E2小于所述f(E1)时，所述第二速率匹配包括对所述第五比特序列中第[0：N/2-1]个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；
其中，所述第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
4.根据权利要求1-3中任一项所述的方法，其特征在于，
当E2大于或等于所述f(E1)时：
当E2小于N时，所述第二速率匹配为比特逆序缩短；
或，
当E2大于或等于N时，所述第二速率匹配为重复；
当E2小于所述f(E1)时：
当E2小于N/2时，所述第三速率匹配为比特逆序缩短；
或，
当E2大于或等于N/2时，所述第三速率匹配为重复；
其中，所述f(E1)为E1-N/16。
5.根据权利要求1-3中任一项所述的方法，其特征在于，
当E2大于或等于f(E1)时：
所述第二速率匹配包括：对所述第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
当E2小于f(E1)时：
所述第三速率匹配为比特逆序缩短；
其中，所述f(E1)为E1/2。
6.根据权利要求1-5中任一项所述的方法，其特征在于，
所述N根据所述E1确定。
7.根据权利要求1所述的方法，其特征在于，
所述第一速率匹配为比特逆序缩短。
8.一种速率匹配的方法，其特征在于，所述方法包括：
接收端获取第一序列，所述第一序列长度为E1，所述第一序列对应的母码长度为N；
所述接收端根据第一速率匹配的方式对所述第一序列解速率匹配后进行译码；
接收端获取第二序列，所述第二序列长度为E2；
所述接收端根据所述第一速率匹配的方式和第二速率匹配的方式对第三序列解速率匹配后进行译码；所述第三序列由所述第一序列和所述第二序列组成；所述第三序列对应的母码长度为2*N；
所述第二速率匹配为基于所述f(E1)与E2的关系确定的；所述f(E1)的值为根据E1确定的；
其中，N、E1、E2为正整数。
9.根据权利要求8所述的方法，其特征在于，
所述f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b为绝对值小于或等于E1的常数。
10.根据权利要求8或9所述的方法，其特征在于，
当E2大于或等于所述f(E1)时，所述第二速率匹配是基于第五比特序列执行的；
或，
当E2小于所述f(E1)时，所述第二速率匹配包括对所述第五比特序列中第[0：N/2-1]个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；
其中，所述第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
11.根据权利要求8-10中任一项所述的方法，其特征在于，
当E2大于或等于所述f(E1)时：
当E2小于N时，所述第二速率匹配为比特逆序缩短；
或，
当E2大于或等于N时，所述第二速率匹配为重复；
当E2小于所述f(E1)时：
当E2小于N/2时，所述第三速率匹配为比特逆序缩短；
或，
当E2大于或等于N/2时，所述第三速率匹配为重复；
其中，所述f(E1)为E1-N/16。
12.根据权利要求8-10中任一项所述的方法，其特征在于，
当E2大于或等于f(E1)时：
所述第二速率匹配包括：对所述第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
当E2小于f(E1)时：
所述第三速率匹配为比特逆序缩短；
其中，所述f(E1)为E1/2。
13.根据权利要求8-12中任一项所述的方法，其特征在于，
所述N根据所述E1确定。
14.根据权利要求1所述的方法，其特征在于，
所述第一速率匹配为比特逆序缩短。
15.一种速率匹配的装置，其特征在于，应用于发送端，所述装置包括收发单元和处理单元：收发单元获取待编码比特序列；
处理单元对所述待编码比特序列进行极化编码，得到第一比特序列，所述第一比特序列的长度为N；
所述处理单元对所述第一比特序列进行第一速率匹配，得到第二比特序列，所述第二比特序列的长度为E1；
所述收发单元发送所述第二比特序列；
所述处理单元根据所述待编码比特序列进行极化编码，得到第三比特序列，所述第三比特序列的长度为2*N；
所述处理单元对所述第三比特序列进行第二速率匹配，得到第四比特序列，所述第四比特序列的长度为E2；所述第二速率匹配为基于所述f(E1)与E2的关系确定的；所述f(E1)的值为根据E1确定的；
所述收发单元发送所述第四比特序列；
其中，N、E1、E2为正整数。
16.根据权利要求15所述的装置，其特征在于，
所述f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b为绝对值小于或等于E1的常数。
17.根据权利要求15或16所述的装置，其特征在于，
当E2大于或等于所述f(E1)时，所述第二速率匹配是基于第五比特序列执行的；
或，
当E2小于所述f(E1)时，所述第二速率匹配包括对所述第五比特序列中第[0：N/2-1]个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配；
其中，所述第五比特序列由所述第三比特序列中第[0：N-1]个比特组成。
18.根据权利要求15-17中任一项所述的装置，其特征在于，
当E2大于或等于所述f(E1)时：
当E2小于N时，所述第二速率匹配为比特逆序缩短；
或，
当E2大于或等于N时，所述第二速率匹配为重复；
当E2小于所述f(E1)时：
当E2小于N/2时，所述第三速率匹配为比特逆序缩短；
或，
当E2大于或等于N/2时，所述第三速率匹配为重复；
其中，所述f(E1)表示为E1-N/16。
19.根据权利要求15-17中任一项所述的装置，其特征在于，
当E2大于或等于f(E1)时：
所述第二速率匹配包括：对所述第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
当E2小于f(E1)时：
所述第三速率匹配为比特逆序缩短；
其中，当所述f(E1)表示为E1/2。
20.根据权利要求15-19中任一项所述的装置，其特征在于，
所述N根据所述E1确定。
21.根据权利要求15所述的装置，其特征在于，
所述第一速率匹配为比特逆序缩短。
22.一种速率匹配的装置，其特征在于，应用于接收端，所述装置包括收发单元和处理单元：收发单元获取第一序列，所述第一序列长度为E1，所述第一序列对应的母码长度为N；
所述处理单元根据第一速率匹配的方式对所述第一序列解速率匹配后进行译码；
收发单元获取第二序列，所述第二序列长度为E2；
所述处理单元根据所述第一速率匹配的方式和第二速率匹配的方式对所述第三序列解速率匹配后进行译码；所述第三序列由所述第一序列和所述第二序列组成；所述第三序列对应的母码长度为2*N；
所述第二速率匹配为基于所述f(E1)与E2的关系确定的；所述f(E1)的值为根据E1确定的；
其中，N、E1、E2为正整数。
23.根据权利要求22所述的装置，其特征在于，
所述f(E1)＝a*E1+b，其中，a为大于0且小于或等于1的常数，b为绝对值小于或等于E1的常数。
24.根据权利要求22或23所述的装置，其特征在于，
当E2大于或等于所述f(E1)时，所述第二速率匹配是基于第五比特序列执行的；
或，
当E2小于所述f(E1)时，所述第二速率匹配包括对所述第五比特序列中第[0：N/2-1]个比特打孔，并对第[N/2：N-1]个比特进行第三速率匹配。
25.根据权利要求22-24中任一项所述的装置，其特征在于，
当E2大于或等于所述f(E1)时：
当E2小于N时，所述第二速率匹配为比特逆序缩短；
或，
当E2大于或等于N时，所述第二速率匹配为重复；
当E2小于所述f(E1)时：
当E2小于N/2时，所述第三速率匹配为比特逆序缩短；
或，
当E2大于或等于N/2时，所述第三速率匹配为重复；
其中，所述f(E1)为E1-N/16。
26.根据权利要求22-24中任一项所述的装置，其特征在于，
当E2大于或等于f(E1)时：
所述第二速率匹配包括：对所述第五比特序列进行比特逆序缩短，然后按照自然序进行打孔；
当E2小于f(E1)时：
所述第三速率匹配为比特逆序缩短；
其中，当所述f(E1)表示为E1/2。
27.根据权利要求22-26中任一项所述的装置，其特征在于，
所述N根据所述E1确定。
28.根据权利要求22所述的装置，其特征在于，
所述第一速率匹配为比特逆序缩短。
29.一种通信装置，其特征在于，包括：
处理器，所述处理器和存储器耦合，所述存储器用于存储计算机程序或指令，所述处理器用于执行所述计算机程序或指令，以实现权利要求1-7任一项所述的方法或者权利要求8-14任一项所述的方法。
30.一种通信装置，其特征在于，包括逻辑电路和输入输出接口：
所述输入输出接口用于输入待编码比特序列；
所述输入输出接口还用于输出第二比特序列和第四比特序列；
所述逻辑电路用于实现权利要求1-7任一项所述的方法。
31.一种通信装置，其特征在于，包括逻辑电路和输入输出接口：
所述输入输出接口用于输入第一序列和第二序列；
所述逻辑电路用于实现权利要求8-14任一项所述的方法。
32.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序或指令，当所述指令在计算机上运行时，权利要求1-7任一项所述的方法或者权利要求8-14任一项所述的方法被执行。
33.一种计算程序产品，其特征在于，包括计算机执行指令，当所述计算机执行指令在计算机上运行时，使得权利要求1-7中任一项所述的方法或权利要求8-14中任一项所述的方法被执行。
Priority Applications (2)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111522959.8A CN116346277A (zh) | 2021-12-13 | 2021-12-13 | 一种速率匹配的方法及装置 |
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Family Applications (1)
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