CN116318211A - 一种单比特多比特混合adc超宽带接收机 - Google Patents

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唐珂
王志国
屠恩源
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Abstract

本发明涉及一种单比特多比特混合ADC超宽带接收机，包括：模拟数字转换器用于周期性地对I/Q信号进行采样，并输出多比特复数信号，所述多比特复数信号中的第一比特位为符号位；信号捕获模块用于判断是否存在超宽带前导码发送；信号跟踪模块用于对所述超宽带前导码和数据信号进行跟踪和估计；在初始状态，所述信号捕获模块处于开启状态，所述信号跟踪模块处于关闭状态；所述信号捕获模块判定存在所述超宽带前导码时向所述信号跟踪模块输出使能信号，使得所述信号跟踪模块开启，同时关闭所述信号捕获模块。本发明能够保证良好的信道估计和到达时间估计性能。

Description

一种单比特多比特混合ADC超宽带接收机
技术领域
本发明涉及超宽带定位技术领域，特别是涉及一种单比特多比特混合ADC超宽带接收机。
背景技术
超宽带(UWB)系统，是采用纳秒级脉冲作为符号的通讯系统，由于其脉冲短、带宽大，具有优异的区分多径信号的能力，在室内等复杂环境条件下，能够精准的测量电磁波飞行时间，能够进行高精度的测距和定位。
由于UWB系统的带宽一般是500MHz以上，接收机的模拟数字转换器(ADC)采用频率至少为奈奎斯特采样频率，即1GHz，要求ADC工作在如此高的采样频率下，难以进行高比特的量化，在之前主流芯片的方案中，基本采用1G采样率单比特接收机的方案，单比特接收机已经在市场上广泛使用并得到验证。但是随着技术和应用的发展，UWB系统被寄希望能够获得更加精准的测距能力和更高的通讯能力，单比特接收机成为性能突破的主要瓶颈。
多比特接收机目前采用的主流参数是2G采样率7～8比特量化，得益于工艺的进步，使得这在技术上变得可行，ADC性能的提升有助于UWB获得更加准确的信道估计和到达时间估计，但是其会导致更高的计算复杂度和功耗。
发明内容
本发明所要解决的技术问题是提供一种单比特多比特混合ADC超宽带接收机，能够保证良好的信道估计和到达时间估计性能。
本发明解决其技术问题所采用的技术方案是：提供一种单比特多比特混合ADC超宽带接收机，包括：
模拟数字转换器用于周期性地对I/Q信号进行采样，并输出多比特复数信号，所述多比特复数信号中的第一比特位为符号位；
信号捕获模块的输入端通过单比特数据线与所述模拟数字转换器的输出端相连，用于判断是否存在超宽带前导码发送，所述单比特数据线用于传输所述多比特复数信号中的第一比特位；
信号跟踪模块的使能端与所述信号捕获模块的输出端相连，输入端通过多比特数据线与所述模拟数字转换器的输出端相连，用于对所述超宽带前导码和数据信号进行跟踪和估计；所述多比特数据线用于按顺序并行传输所述多比特复数信号；
在初始状态，所述信号捕获模块处于开启状态，所述信号跟踪模块处于关闭状态；所述信号捕获模块判定存在所述超宽带前导码时向所述信号跟踪模块输出使能信号，使得所述信号跟踪模块开启，同时关闭所述信号捕获模块。
所述信号捕获模块包括：
相关峰获取单元，用于与前导码序列进行相关完成解扩操作，得到相关峰；
相关峰处理单元，用于对所述相关峰进行处理，得到相关峰值；
判决单元，用于根据所述相关峰值判断是否存在超宽带前导码。
所述相关峰获取单元包括第一缓存器、降采样器和第一相关器，所述第一缓存器的输入端与所述模拟数字转换器的输出端相连，输出端与所述降采样器的输入端相连，所述降采样器的输出端与所述第一相关器的第一输入端相连，所述第一相关器的第二输入端与前导码序列，输出端与所述相关峰处理单元相连。
所述相关峰处理单元包括第二缓存器、延迟器和第二相关器；所述第二缓存器的输入端与所述相关峰获取单元的输出端相连，输出端分为两路，一路通过所述延迟器与所述第二相关器的第一输入端相连，另一路直接与所述第二相关器的第二输入端相连；所述第二相关器的输出端与所述判决单元的输入端相连；所述延迟器延迟一个采样周期。
所述相关峰处理单元包括第二缓存器、第一延迟器、1比特乘法器、第二延迟器和累加器，所述第二缓存器的输入端与所述相关峰获取单元的输出端相连，输出端分为两路，一路通过所述延迟器与所述1比特乘法器的第一输入端相连，另一路直接与所述1比特乘法器的第二输入端相连；所述1比特乘法器的输出端分为两路，一路直接与所述累加器的第一输入端相连，另一路通过所述第二延迟器与所述累加器的第二输入端相连，所述累加器的输出端与所述判决单元的输入端相连；所述累加器的输出端还反馈至所述累加器的第三输入端；所述累加器的第一输入端和第三输入端为加号输入端，第二输入端为减号输入端；所述第一延迟器延迟一个采样周期，所述第二延迟器延迟八个采样周期。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明结合了单比特和多比特接收机各自的优势，通过在信号捕获阶段采用单比特模式进行数字处理，大大降低了捕获阶段的系统功耗，而捕获阶段的功耗占系统总体功耗的很大一部分，完成捕获后，接收机开始处理ADC输出的全比特数据，保证了良好的信道估计和到达时间估计性能。
附图说明
图1是本发明实施方式的结构示意图；
图2是本发明实施方式中信号捕获模块的结构图；
图3是本发明实施方式中另一种相关峰处理单元的结构图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种单比特多比特混合ADC超宽带接收机，包括：模拟数字转换器用于周期性地对I/Q信号进行采样，并输出多比特复数信号，所述多比特复数信号中的第一比特位为符号位；信号捕获模块的输入端通过单比特数据线与所述模拟数字转换器的输出端相连，用于判断是否存在超宽带前导码发送；信号跟踪模块的使能端与所述信号捕获模块的输出端相连，输入端通过多比特数据线与所述模拟数字转换器的输出端相连，用于对所述超宽带前导码和数据信号进行跟踪和估计。其中，所述单比特数据线用于传输所述多比特复数信号中的第一比特位；所述多比特数据线用于按顺序并行传输所述多比特复数信号。
如图1所示，对于零中频接收机，I路和Q路各由一个ADC周期性的进行采样，输出多比特复数信号，其中多比特复数信号中的第一比特位为符号位。在初始状态，所述信号捕获模块处于开启状态，所述信号跟踪模块处于关闭状态。所述信号捕获模块通过对单比特的ADC数据进行处理，判断是否存在UWB前导码发送，如果检测到前导码发送，则立即使能信号跟踪模块，同时关闭信号捕获模块。信号跟踪模块处理ADC的全比特数据，实现对前导码和数据信号的持续跟踪和估计，完成信道估计、到达时间估计、数据解调等功能。
本实施方式中，所述信号捕获模块包括：相关峰获取单元，用于与前导码序列进行相关完成解扩操作，得到相关峰；相关峰处理单元，用于对所述相关峰进行处理，得到相关峰值。
所述相关峰获取单元包括第一缓存器、降采样器和第一相关器，所述第一缓存器的输入端与所述模拟数字转换器的输出端相连，输出端与所述降采样器的输入端相连，所述降采样器的输出端与所述第一相关器的第一输入端相连，所述第一相关器的第二输入端与前导码序列，输出端与所述相关峰处理单元相连。第一缓存器用于输出1个UWB符号在所述模拟数字转换器采样率下的样本点数；降采样器用于对第一缓存器输出的样本点数进行降采样处理，得到与前导码序列的长度相同的样本点；第一相关器用于将降采样器输出的样本点与前导码序列进行相关运算完成解扩操作。
所述相关峰处理单元包括第二缓存器、延迟器和第二相关器；所述第二缓存器的输入端与所述相关峰获取单元的输出端相连，输出端分为两路，一路通过所述延迟器与所述第二相关器的第一输入端相连，另一路直接与所述第二相关器的第二输入端相连；所述第二相关器的输出端与所述判决单元的输入端相连；所述延迟器延迟一个采样周期。第二缓存器用于输出缓存长度为N倍的1个UWB符号在所述模拟数字转换器采样率下的样本点数的第一级相关器输出。所述第二相关器用于将第二缓存器的输出和经过延迟器延迟后的第二缓存器的输出进行相关运算。
图2所示的是信号捕获模块的结构示意图。其中，实线箭头代表1G频率，虚线箭头代表1M频率，括号内C表示复数，括号内R表示实数。UWB信号经过1GHz采样率ADC后，经过缓存器，输出992个1bit(992对应1个UWB符号在1GHz采样率下的样本点数)样本点，由于是IQ两路采样，因此是复数，输出频率仍然是1G，下一个时刻输出为上一个时刻输出平移一个采样点，降采样模块对992个样本进行抽取，得到31个样本点(31为采用的前导码序列的长度，按照UWB规范802.15.4，前导码序列长度可以为31或者127)，与前导码序列进行相关完成解扩操作。如果存在前导码发送，这里应当能够得到一个相关峰，信噪比不理想的时候，相关峰可能被噪声淹没难以识别，考虑到UWB前导码符号是周期性重复发送的，那么接收到的信道冲击响应信号也将是周期性重复，将第一级相关器输出的1GHz的复数结果再送入缓存，缓存的长度为992*N，N为大于1的自然数，N配置的越大，相关增益越高，但是收发两端可能存在的频偏会导致采样偏差不可忽略，对于20ppm的收发两端频率差异，N可以取值为8或者16，此时每个UWB符号之间的采样偏差可以忽略。缓存器输出的频率为ADC的采样频率降低992倍，约为1MHz，每个输出相对于前一时刻输出样本平移992个样本点。将当前时刻的992*N个样本点输出和上一个时刻的992*N个样本点输出进行相关，由于这里仅仅存在1bit运算，因此开销很低，如果存在周期性的前导码，这里应当能够获得一个明显的相关峰值，将相关器输出的结果送入判决器判断是否存在前导码，如果判决存在，此时相关结果中的相差就是相隔1个symbol的相位偏差值，由此可以得到相对精准的频偏估计，然后将N个symbol进行逐个Sample的相位旋转并相加，即可得到信道冲击响应的估计。结束粗捕获流程后，开始信号跟踪流程。
图2中虚线箭头部分的电路可以用更加简单的方式实现。如图3所示，本实施方式中的相关峰处理单元还可以是如下结构，即相关峰处理单元包括第二缓存器、第一延迟器、1比特乘法器、第二延迟器和累加器，所述第二缓存器的输入端与所述相关峰获取单元的输出端相连，输出端分为两路，一路通过所述延迟器与所述1比特乘法器的第一输入端相连，另一路直接与所述1比特乘法器的第二输入端相连；所述1比特乘法器的输出端分为两路，一路直接与所述累加器的第一输入端相连，另一路通过所述第二延迟器与所述累加器的第二输入端相连，所述累加器的输出端与所述判决单元的输入端相连；所述累加器的输出端还反馈至所述累加器的第三输入端；所述累加器的第一输入端和第三输入端为加号输入端，第二输入端为减号输入端；所述第一延迟器延迟一个采样周期，所述第二延迟器延迟八个采样周期。该结构将第二相关器更改为1比特乘法器、第二延迟器和累加器的组合，因此该结构无需进行相关运算，只需进行1比特乘法和加法即可，相比于图2中的方式计算量更小。
这种结构只需要将当前UWB符号的992个样本点结果和上一个UWB符号的992个样本点进行1比特乘法操作，每次累加器增加新的乘法结果并减去之前的第8个结果，完成累加，计算量较小，每个UWB符号时间(约1us)的计算量为：992次1比特复数乘法以及993次复数加法。这种处理算法的一个优势是能够以UWB符号为间隔检测前导码的存在性，实时性较好。
不难发现，本发明结合了单比特和多比特接收机各自的优势，通过在信号捕获阶段采用单比特模式进行数字处理，大大降低了捕获阶段的系统功耗，而捕获阶段的功耗占系统总体功耗的很大一部分，完成捕获后，接收机开始处理ADC输出的全比特数据，保证了良好的信道估计和到达时间估计性能。

Claims (5)

1.一种单比特多比特混合ADC超宽带接收机，其特征在于，包括：
模拟数字转换器用于周期性地对I/Q信号进行采样，并输出多比特复数信号，所述多比特复数信号中的第一比特位为符号位；
信号捕获模块的输入端通过单比特数据线与所述模拟数字转换器的输出端相连，用于判断是否存在超宽带前导码发送，所述单比特数据线用于传输所述多比特复数信号中的第一比特位；
信号跟踪模块的使能端与所述信号捕获模块的输出端相连，输入端通过多比特数据线与所述模拟数字转换器的输出端相连，用于对所述超宽带前导码和数据信号进行跟踪和估计；所述多比特数据线用于按顺序并行传输所述多比特复数信号；
在初始状态，所述信号捕获模块处于开启状态，所述信号跟踪模块处于关闭状态；所述信号捕获模块判定存在所述超宽带前导码时向所述信号跟踪模块输出使能信号，使得所述信号跟踪模块开启，同时关闭所述信号捕获模块。
2.根据权利要求1所述的单比特多比特混合ADC超宽带接收机，其特征在于，所述信号捕获模块包括：
相关峰获取单元，用于与前导码序列进行相关完成解扩操作，得到相关峰；
相关峰处理单元，用于对所述相关峰进行处理，得到相关峰值；
判决单元，用于根据所述相关峰值判断是否存在超宽带前导码。
3.根据权利要求2所述的单比特多比特混合ADC超宽带接收机，其特征在于，所述相关峰获取单元包括第一缓存器、降采样器和第一相关器，所述第一缓存器的输入端与所述模拟数字转换器的输出端相连，输出端与所述降采样器的输入端相连，所述降采样器的输出端与所述第一相关器的第一输入端相连，所述第一相关器的第二输入端与前导码序列，输出端与所述相关峰处理单元相连。
4.根据权利要求2所述的单比特多比特混合ADC超宽带接收机，其特征在于，所述相关峰处理单元包括第二缓存器、延迟器和第二相关器；所述第二缓存器的输入端与所述相关峰获取单元的输出端相连，输出端分为两路，一路通过所述延迟器与所述第二相关器的第一输入端相连，另一路直接与所述第二相关器的第二输入端相连；所述第二相关器的输出端与所述判决单元的输入端相连；所述延迟器延迟一个采样周期。
5.根据权利要求2所述的单比特多比特混合ADC超宽带接收机，其特征在于，所述相关峰处理单元包括第二缓存器、第一延迟器、1比特乘法器、第二延迟器和累加器，所述第二缓存器的输入端与所述相关峰获取单元的输出端相连，输出端分为两路，一路通过所述延迟器与所述1比特乘法器的第一输入端相连，另一路直接与所述1比特乘法器的第二输入端相连；所述1比特乘法器的输出端分为两路，一路直接与所述累加器的第一输入端相连，另一路通过所述第二延迟器与所述累加器的第二输入端相连，所述累加器的输出端与所述判决单元的输入端相连；所述累加器的输出端还反馈至所述累加器的第三输入端；所述累加器的第一输入端和第三输入端为加号输入端，第二输入端为减号输入端；所述第一延迟器延迟一个采样周期，所述第二延迟器延迟八个采样周期。
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