CN116314323A - 一种氮化镓晶体管及其制备方法和功率因数校正电路 - Google Patents

一种氮化镓晶体管及其制备方法和功率因数校正电路 Download PDF

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Abstract

本发明提供了一种氮化镓晶体管及其制备方法和功率因数校正电路，氮化镓晶体管包括：衬底；设置在衬底上的缓冲层；生长在缓冲层上的ScyAlzGa1‑y‑zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；生长在ScyAlzGa1‑y‑zN背势垒层上的沟道层；生长在沟道层上的第一氮化铝插入层；生长在第一氮化铝插入层上的铝镓氮势垒层；以及设置在铝镓氮势垒层上的盖帽层。本发明通过在同质外延氮化镓晶体管中引入ScyAlzGa1‑y‑zN(0.01≤y≤0.25，0≤z≤0.8)背势垒层，增强了二维电子气的限域特性，提高了二维电子气浓度，抑制了沟道中的二维电子气向缓冲层的溢出；并且ScyAlzGa1‑y‑zN背势垒层的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用，提高了高温下的霍尔迁移率。

Description

一种氮化镓晶体管及其制备方法和功率因数校正电路
技术领域
本发明涉及氮化镓技术领域，尤其涉及一种氮化镓晶体管及其制备方法和功率因数校正电路。
背景技术
高功率、高可靠性是服务器电源系统的发展趋势。GaN(氮化镓)作为第三代半导体材料，具有宽禁带、高电子饱和速率、高击穿场强等优异性能，由GaN制备的电力电子器件在高频、大功率服务器电源领域具有巨大的应用潜能。常规AlGaN(铝镓氮)/GaN异质结中，GaN既是缓冲层材料也是沟道材料，由于沟道下方GaN侧的势垒高度较低，在高温、栅极电压或漏极电压较高的情况下，沟道中的载流子容易溢出沟道进入缓冲层成为三维电子，从而使二维电子气限域性变差，器件性能退化。
为了消除这种负面效应对器件的影响，催生了双异质结结构，双异质结结构通过沟道层下方生长一层背势垒提升沟道层背部的势垒，将导电沟道中的二维电子气很好地限制在顶势垒和背势垒之间，使二维电子气的限域性得到显著增强，使器件性能得到提升，稳定性得到增强。
目前传统的AlGaN/GaN基双沟道异质结，其结构自下而上包括：衬底层、成核层、GaN底层沟道层、AlGaN第二势垒层、GaN顶层沟道层、AlGaN第一势垒层、GaN帽层。该结构顶层沟道由于极化电荷数量多，载流子难以进入底层沟道使得底层沟道载流子浓度低，极化较弱，会导致二维电子气浓度低，从而影响了器件的电流密度和功率密度。
发明内容
有鉴于此，本发明的目的在于提出一种氮化镓晶体管及其制备方法和功率因数校正电路，用以解决现有的AlGaN/GaN基双沟道异质结的顶层沟道由于极化电荷数量多，载流子难以进入底层沟道使得底层沟道载流子浓度低，极化较弱，会导致二维电子气浓度低，从而影响了器件的电流密度和功率密度的问题。
基于上述目的，本发明提供了一种氮化镓晶体管，包括：
衬底；
设置在衬底上的缓冲层；
生长在缓冲层上的ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；
生长在ScyAlzGa1-y-zN背势垒层上的沟道层；
生长在沟道层上的第一氮化铝插入层；
生长在第一氮化铝插入层上的铝镓氮势垒层；以及
设置在铝镓氮势垒层上的盖帽层。
在一些实施例中，ScyAlzGa1-y-zN背势垒层的厚度为10-70纳米。
在一些实施例中，氮化镓晶体管还包括：
设置在沟道层和ScyAlzGa1-y-zN背势垒层之间的第二氮化铝插入层。
在一些实施例中，第二氮化铝插入层的厚度为0-1.5纳米。
在一些实施例中，铝镓氮的组分为：AlxGa1-xN，其中0≤x≤0.3。
在一些实施例中，缓冲层的厚度为1.5-3.5微米；
沟道层的厚度为50-100纳米。
在一些实施例中，第一氮化铝插入层的厚度为0-1.5纳米；
铝镓氮势垒层的厚度为5-30纳米；
盖帽层的厚度为1-5纳米。
本发明的另一方面，还提供了一种氮化镓晶体管的制备方法，包括以下步骤：
选择具有六方晶体结构对称性的材料作为衬底；
对衬底进行原位处理以去除表面杂质；
在衬底上生长缓冲层；
在缓冲层上生长ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；
在ScyAlzGa1-y-zN背势垒层上生长沟道层；
在沟道层上生长第一氮化铝插入层；
在第一氮化铝插入层上生长铝镓氮势垒层；
在铝镓氮势垒层上生长盖帽层；
在盖帽层上制备栅极、源极和漏极，完成氮化镓晶体管的制备。
在一些实施例中，ScyAlzGa1-y-zN背势垒层的厚度为10-70纳米。
在一些实施例中，方法还包括：
在ScyAlzGa1-y-zN背势垒层上生长第二氮化铝插入层，生长温度为1050-1100摄氏度，并且第二氮化铝插入层位于沟道层下。
在一些实施例中，第二氮化铝插入层的厚度为0-1.5纳米。
在一些实施例中，铝镓氮的组分为：AlxGa1-xN，其中0≤x≤0.3。
在一些实施例中，缓冲层的厚度为1.5-3.5微米；
沟道层的厚度为50-100纳米。
在一些实施例中，第一氮化铝插入层的厚度为0-1.5纳米；
铝镓氮势垒层的厚度为5-30纳米；
盖帽层的厚度为1-5纳米。
本发明的又一方面，还提供了一种功率因数校正电路，包括：
氮化镓功率器件，氮化镓功率器件包括上述氮化镓晶体管；
驱动电路；以及
采样电路。
在一些实施例中，氮化镓晶体管包括：
衬底；
设置在衬底上的缓冲层；
生长在缓冲层上的ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；
生长在ScyAlzGa1-y-zN背势垒层上的沟道层；
生长在沟道层上的第一氮化铝插入层；
生长在第一氮化铝插入层上的铝镓氮势垒层；以及
设置在铝镓氮势垒层上的盖帽层。
在一些实施例中，ScyAlzGa1-y-zN背势垒层的厚度为10-70纳米。
在一些实施例中，氮化镓晶体管还包括：
设置在沟道层和ScyAlzGa1-y-zN背势垒层之间的第二氮化铝插入层。
在一些实施例中，第二氮化铝插入层的厚度为0-1.5纳米。
在一些实施例中，铝镓氮的组分为：AlxGa1-xN，其中0≤x≤0.3。
在一些实施例中，缓冲层的厚度为1.5-3.5微米；
沟道层的厚度为50-100纳米。
在一些实施例中，第一氮化铝插入层的厚度为0-1.5纳米；
铝镓氮势垒层的厚度为5-30纳米；
盖帽层的厚度为1-5纳米。
本发明至少具有以下有益技术效果：
本发明的氮化镓晶体管，通过在同质外延氮化镓晶体管中引入ScyAlzGa1-y-zN(0.01≤y≤0.25，0≤z≤0.8)背势垒层，增强了二维电子气的限域特性，提高了二维电子气浓度，抑制了沟道中的二维电子气向缓冲层的溢出，使得量子电导在高温下具有更强的稳定性，有助于实现高载流子浓度的、高可靠性的氮化镓功率器件；并且ScyAlzGa1-y-zN背势垒层的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用，提高了高温下的霍尔迁移率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为根据本发明实施例提供的氮化镓晶体管的结构示意图；
图2为根据本发明实施例提供的氮化镓晶体管的优化结构示意图；
图3为根据本发明实施例提供的氮化镓晶体管的制备方法的示意图；
图4为根据本发明实施例提供的功率因数校正电路的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称的非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备固有的其他步骤或单元。
基于上述目的，本发明实施例的第一个方面，提出了一种氮化镓晶体管实施例。图1示出的是本发明提供的氮化镓晶体管的实施例的结构示意图。如图1所示，本发明实施例包括：
衬底10；
设置在衬底10上的缓冲层20；
生长在缓冲层20上的ScyAlzGa1-y-zN背势垒层30，其中0.01≤y≤0.25，0≤z≤0.8；
生长在ScyAlzGa1-y-zN背势垒层30上的沟道层40；
生长在沟道层40上的第一氮化铝插入层50；
生长在第一氮化铝插入层50上的铝镓氮势垒层60；以及
设置在铝镓氮势垒层60上的盖帽层70。
本发明实施例的氮化镓晶体管，通过在同质外延氮化镓晶体管中引入ScyAlzGa1-y-zN(0.01≤y≤0.25，0≤z≤0.8)背势垒层，增强了二维电子气的限域特性，提高了二维电子气浓度，抑制了沟道中的二维电子气向缓冲层的溢出，使得量子电导在高温下具有更强的稳定性，有助于实现高载流子浓度的、高可靠性的氮化镓功率器件；并且ScyAlzGa1-y-zN背势垒层的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用，提高了高温下的霍尔迁移率。
在一些实施例中，ScyAlzGa1-y-zN背势垒层30的厚度为10-70纳米。
在一些实施例中，铝镓氮的组分为：AlxGa1-xN，其中0≤x≤0.3。
在一些实施例中，缓冲层20的厚度为1.5-3.5微米；沟道层40的厚度为50-100纳米。
在一些实施例中，第一氮化铝插入层50的厚度为0-1.5纳米；铝镓氮势垒层60的厚度为5-30纳米；盖帽层70的厚度为1-5纳米。
上述实施例阐明了基于ScyAlzGa1-y-zN背势垒的新型同质外延GaN(氮化镓)HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)，该结构具体包括：
1)一GaN衬底10；
2)一GaN缓冲层20，该GaN缓冲层20制作在GaN衬底10上面，所述半导体层的厚度为1.5-3.5μm(微米)；
3)一ScyAlzGa1-y-zN背势垒层30，该ScyAlzGa1-y-zN背势垒层30生长在GaN缓冲层20上面，其中0.01≤y≤0.25，0≤z≤0.8，该ScyAlzGa1-y-zN背势垒层30的厚度为10-70nm(纳米)，Sc表示钪元素，Al表示铝元素，Ga表示镓元素，N表示氮元素；
4)一GaN沟道层40，该GaN沟道层40生长在ScyAlzGa1-y-zN背势垒层30上，厚度为50-100nm；
5)一AlN插入层(即第一氮化铝插入层50)，该AlN插入层生长在GaN沟道层40上，厚度为0-1.5nm；
6)一AlxGa1-xN势垒层(即铝镓氮势垒层60)，该AlxGa1-xN势垒层生长在AlN插入层上，其中0≤x≤0.3，厚度为5-30nm；
7)一GaN盖帽层70，该GaN盖帽层70制作在AlxGa1-xN势垒层上，厚度为1-5nm。
在AlGaN/GaN单异质结中，随着温度升高，GaN缓冲层20的背景掺杂或一些深能级的杂质可能进一步电离，使背景电子浓度增大；另一方面，沟道中的二维电子获得足够大的能量溢出到缓冲层20成为体电子。因此，低迁移率体电子电导的作用在高温下显著增强，使得高温下材料的整体霍尔迁移率明显下降而电子密度升高。而本发明实施例提出的双异质结结构，ScyAlzGa1-y-zN背势垒层30对沟道二维电子气的限域性增强，抑制了沟道中的二维电子向缓冲层20的溢出，使得量子电导在高温下具有更强的稳定性，且ScyAlzGa1-y-zN背势垒层30本身的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用。因此，本发明实施例提出的双异质结结构高温下的霍尔迁移率大于常规单异质结材料。
AlGaN/GaN/ScAlGaN双异质结HEMT的关态漏电在室温和高温下都显著低于AlGaN/GaN单异质结HEMT，而且高温下双异质结器件的开态特性相对于室温的退化量也更小。另外，AlGaN/GaN/ScAlGaN双异质结HEMT的击穿电压提高，电流崩塌现象明显减弱漏致势垒降低(DIBL)效应和亚闽斜率S(亚区漏极电流增加一个数量级所需要增大的栅电压)减小，这些都是ScyAlzGa1-y-zN背势垒增强沟道载流子限域性带来的好处。
本发明实施例关键在于背势垒采用了ScAlGaN，一方面，Ga原子的掺入有利于抑制ScAlN生长过程中的杂质掺入。另一方面，通过将Ga掺入ScAlN中可以改善GaN材料表面质量及晶体质量；在背势垒层30中掺入1％-5％组分Sc元素，可以获得更高的2DEG密度而不影响器件的可靠性。
在一些实施例中，氮化镓晶体管还包括：设置在沟道层40和ScyAlzGa1-y-zN背势垒层30之间的第二氮化铝插入层80。
在一些实施例中，第二氮化铝插入层80的厚度为0-1.5纳米。
图2为根据本发明实施例提供的氮化镓晶体管的优化结构示意图。如图2所示，在优化实施例中，氮化镓晶体管的优化结构具体包括：
1)一GaN衬底10；
2)一GaN缓冲层20，该GaN缓冲层20制作在GaN衬底10上面，所述半导体层的厚度为1.5-3.5μm(微米)；
3)一ScyAlzGa1-y-zN背势垒层30，该ScyAlzGa1-y-zN背势垒层30生长在GaN缓冲层20上面，其中0.01≤y≤0.25，0≤z≤0.8，该ScyAlzGa1-y-zN背势垒层30的厚度为10-70nm(纳米)，Sc表示钪元素，Al表示铝元素，Ga表示镓元素，N表示氮元素；
4)一AlN插入层(即第二氮化铝插入层80)，该AlN插入层生长在GaN沟道层40上，厚度为0-1.5nm；
5)一GaN沟道层40，该GaN沟道层40生长在ScyAlzGa1-y-zN背势垒层30上，厚度为50-100nm；
6)一AlN插入层(即第一氮化铝插入层50)，该AlN插入层生长在GaN沟道层40上，厚度为0-1.5nm；
7)一AlxGa1-xN势垒层(即铝镓氮势垒层60)，该AlxGa1-xN势垒层生长在AlN插入层上，其中0≤x≤0.3，厚度为5-30nm；
8)一GaN盖帽层70，该GaN盖帽层70制作在AlxGa1-xN势垒层上，厚度为1-5nm。
通过在ScyAlzGa1-y-zN背势垒层30上生长AlN插入层(即第二氮化铝插入层80)，AlN插入层厚度为0-1.5nm，生长温度为1050-1100℃，在GaN沟道与ScyAlzGa1-y-zN背势垒层30间引入AlN插入层，可以减小背势垒对二维电子气可能的合金无序散射，使迁移率出现了小幅上升。在GaN沟道层40的两侧都引入薄层AlN插入层，可以减小沟道电子向两侧的泄漏。
本发明实施例的第二个方面，还提供了一种氮化镓晶体管的制备方法。图3示出的是本发明提供的氮化镓晶体管的制备方法的实施例的示意图。
如图3所示，一种氮化镓晶体管的制备方法包括以下步骤：
步骤S10、选择具有六方晶体结构对称性的材料作为衬底；
步骤S20、对衬底进行原位处理以去除表面杂质；
步骤S30、在衬底上生长缓冲层；
步骤S40、在缓冲层上生长ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；
步骤S50、在ScyAlzGa1-y-zN背势垒层上生长沟道层；
步骤S60、在沟道层上生长第一氮化铝插入层；
步骤S70、在第一氮化铝插入层上生长铝镓氮势垒层；
步骤S80、在铝镓氮势垒层上生长盖帽层；
步骤S90、在盖帽层上制备栅极、源极和漏极，完成氮化镓晶体管的制备。
本发明实施例的氮化镓晶体管的制备方法，通过在同质外延氮化镓晶体管中引入ScyAlzGa1-y-zN(0.01≤y≤0.25，0≤z≤0.8)背势垒层，增强了二维电子气的限域特性，提高了二维电子气浓度，抑制了沟道中的二维电子气向缓冲层的溢出，使得量子电导在高温下具有更强的稳定性，有助于实现高载流子浓度的、高可靠性的氮化镓功率器件；并且ScyAlzGa1-y-zN背势垒层的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用，提高了高温下的霍尔迁移率。
在一些实施例中，ScyAlzGa1-y-zN背势垒层的厚度为10-70纳米。
在一些实施例中，铝镓氮的组分为：AlxGa1-xN，其中0≤x≤0.3。
在一些实施例中，缓冲层的厚度为1.5-3.5微米；沟道层的厚度为50-100纳米。
在一些实施例中，第一氮化铝插入层的厚度为0-1.5纳米；铝镓氮势垒层的厚度为5-30纳米；盖帽层的厚度为1-5纳米。
以下为本发明实施例的氮化镓晶体管的制备方法的实施例一：
步骤1：选择一具有六方晶体结构对称性的GaN材料作为衬底，衬底材料不限于GaN材料，也可为蓝宝石、Si(硅)、SiC(碳化硅)、Ga2O3(氧化镓)、金刚石等；
步骤2：将样品放入MOCVD(Metal-Organic Chemical Vapor Deposition，金属有机化学气相沉积)中，对衬底进行原位处理去除表面杂质，具体为高温热分解/再生长循环方法，通过调控GaN热分解和表面再构之间的平衡，高温去除杂质原子的同时，实现平滑的再生长界面，保证后续异质结界面质量和表面质量，具体为：第1阶段Ga源流量为F1，时间为t1，0.5min≤t1≤1.5min，在这个阶段中Ga源流量较低，GaN热分解略大于GaN生长速度，表面以热分解为主，带走大量并入GaN表面的各种杂质原子，但同时保持一定量的Ga源通入，防止分解过于激烈导致表面质量破坏；第2阶段Ga源流量为F2，时间为t2，Ga源流量略高，表面GaN再构速度略高于热分解速度，使得上一周由于杂质原子吸附造成的表面损坏迅速恢复；
步骤3：在GaN衬底上生长GaN缓冲层，GaN缓冲层厚度为1.5-3.5μm，生长温度为1050-1100℃，室温电阻率大于1×106Ω·cm；
步骤4：在所述GaN缓冲层上生长ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8，厚度为10-70nm；
步骤5：在该ScyAlzGa1-y-zN背势垒层上生长GaN沟道层，GaN沟道层厚度为50-100nm，生长温度为1050-1100℃；
步骤6：在所述GaN沟道层上生长AlN插入层(即第一氮化铝插入层)，AlN插入层厚度为0-1.5nm，生长温度为1050-1100℃，该AlN氮化铝插入层可以提高2DEG的迁移率和面密度，提高异质结构材料的综合性能；
步骤7：在该AlN插入层上生长AlxGa1-xN势垒层，其中0≤x≤0.3，厚度为5-30nm，生长温度为1050-1100℃；
步骤8：在该AlxGa1-xN势垒层上生长GaN盖帽层，GaN盖帽层厚度为1-5nm，生长温度为1050-1100℃；
步骤9：在GaN HEMT材料表面制备栅、源、漏电极，完成器件制备，栅极的材料为Ni(镍)/Au(金)或Pt(铂)/Au，厚度为22nm/150nm；源极和漏极的材料均为Ti(钛)/Al/Ni/Au，Ti/Al/Ni/Au表示从下到上第一层为Ti、第二层为Al、第三层为Ni、第四层为Au，Ti/Al/Ni/Au的厚度为22/60/55/50nm。
在AlGaN/GaN单异质结中，随着温度升高，GaN缓冲层的背景掺杂或一些深能级的杂质可能进一步电离，使背景电子浓度增大；另一方面，沟道中的二维电子获得足够大的能量溢出到缓冲层成为体电子。因此，低迁移率体电子电导的作用在高温下显著增强，使得高温下材料的整体霍尔迁移率明显下降而电子密度升高。而本发明实施例中的双异质结结构，ScyAlzGa1-y-zN背势垒层对沟道二维电子气的限域性增强，抑制了沟道中的二维电子气向缓冲层的溢出，使得量子电导在高温下具有更强的稳定性，且ScyAlzGa1-y-zN背势垒层本身的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用。因此，本发明实施例中的双异质结结构高温下的霍尔迁移率大于常规单异质结材料。
AlGaN/GaN/ScAlGaN双异质结HEMT的关态漏电在室温和高温下都显著低于AlGaN/GaN单异质结HEMT，而且高温下双异质结器件的开态特性相对于室温的退化量也更小。另外，AlGaN/GaN/ScAlGaN双异质结HEMT的击穿电压提高，电流崩塌现象明显减弱漏致势垒降低(DIBL)效应和亚闽斜率S(亚区漏极电流增加一个数量级所需要增大的栅电压)减小，这些都是ScAlGaN背势垒增强沟道载流子限域性带来的好处。
本发明实施例关键在于背势垒采用了ScAlGaN，一方面，Ga原子的掺入有利于抑制ScAlN生长过程中的杂质掺入。另一方面，通过将Ga掺入ScAlN中可以改善GaN材料表面质量及晶体质量；在背势垒层30中掺入1％-5％组分Sc元素，可以获得更高的2DEG密度而不影响器件的可靠性。
在一些实施例中，方法还包括：在ScAlGaN背势垒层上生长第二氮化铝插入层，生长温度为1050-1100摄氏度，并且第二氮化铝插入层位于沟道层下。
在一些实施例中，第二氮化铝插入层的厚度为0-1.5纳米。
以下为本发明实施例的氮化镓晶体管的制备方法的实施例二：
步骤1：选择一具有六方晶体结构对称性的GaN材料作为衬底，衬底材料不限于GaN材料，也可为蓝宝石、Si、SiC、Ga2O3、金刚石等；
步骤2：将样品放入MOCVD中，对衬底进行原位处理去除表面杂质，具体为高温热分解/再生长循环方法，通过调控GaN热分解和表面再构之间的平衡，高温去除杂质原子的同时，实现平滑的再生长界面，保证后续异质结界面质量和表面质量，具体为：第1阶段Ga源流量为F1，时间为t1，0.5min≤t1≤1.5min，在这个阶段中Ga源流量较低，GaN热分解略大于GaN生长速度，表面以热分解为主，带走大量并入GaN表面的各种杂质原子，但同时保持一定量的Ga源通入，防止分解过于激烈导致表面质量破坏；第2阶段Ga源流量为F2，时间为t2，Ga源流量略高，表面GaN再构速度略高于热分解速度，使得上一周由于杂质原子吸附造成的表面损坏迅速恢复；
步骤3：在GaN衬底上生长GaN缓冲层，GaN缓冲层厚度为1.5-3.5μm，生长温度为1050-1100℃，室温电阻率大于1×106Ω·cm；
步骤4：在所述GaN缓冲层上生长ScyAlzGa1-y-zN背势垒层,其中0.01≤y≤0.25，0≤z≤0.8，厚度为10-70nm；
步骤5：在所述ScyAlzGa1-y-zN背势垒层上生长AlN插入层，AlN插入层厚度为0-1.5nm，生长温度为1050-1100℃，在GaN沟道与ScyAlzGa1-y-zN背势垒层间引入AlN插入层，可以减小背势垒对二维电子气可能的合金无序散射，使迁移率出现了小幅上升；
步骤6：在所述ScyAlzGa1-y-zN背势垒层上生长GaN沟道层，GaN沟道层厚度为50-100nm，生长温度为1050-1100℃；
步骤7：在所述GaN沟道层上生长AlN插入层，AlN插入层厚度为0-1.5nm，生长温度为1050-1100℃，一方面，该AlN插入层将沟道电子与GaN缓冲层隔开，降低电子的合金散射，可以提高2DEG的迁移率和面密度，提高异质结构材料的综合性能；另一方面，在GaN沟道层的两侧都引入薄层AlN插入层，可以减小沟道电子向两侧的泄漏；此外，该AlN插入层一方面进一步抬高势垒高度，更大程度的降低电子的缓冲层泄漏；
步骤8：在所述AlN插入层上生长AlxGa1-xN势垒层，其中0≤x≤0.25，厚度为5-30nm，生长温度为1050-1100℃；
步骤9：在该AlxGa1-xN势垒层上生长GaN盖帽层，GaN盖帽层厚度为1-5nm，生长温度为1050-1100℃；
步骤10：在GaN HEMT材料表面制备栅、源、漏电极，完成器件制备，栅极的材料为Ni/Au或Pt/Au，厚度为22nm/150nm；源极和漏极的材料均为Ti/Al/Ni/Au，Ti/Al/Ni/Au表示从下到上第一层为Ti、第二层为Al、第三层为Ni、第四层为Au，Ti/Al/Ni/Au的厚度为22/60/55/50nm。
本发明实施例的第三个方面，还提供了一种功率因数校正电路。该功率因数校正电路包括：氮化镓功率器件，氮化镓功率器件包括上述氮化镓晶体管；驱动电路；以及采样电路。
图4示出了根据本发明实施例提供的功率因数校正电路的结构示意图。如图4所示，Q1_GaN和Q3_GaN均为由上述氮化镓晶体管制成的氮化镓功率器件，该功率因数校正(PFC，Power Factor Correction)电路还包括升压电感(L)、输出电容(C)等。
在一些实施例中，氮化镓晶体管包括：
衬底；
设置在衬底上的缓冲层；
生长在缓冲层上的ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；
生长在ScyAlzGa1-y-zN背势垒层上的沟道层；
生长在沟道层上的第一氮化铝插入层；
生长在第一氮化铝插入层上的铝镓氮势垒层；以及
设置在铝镓氮势垒层上的盖帽层。
在一些实施例中，ScyAlzGa1-y-zN背势垒层的厚度为10-70纳米。
在一些实施例中，氮化镓晶体管还包括：
设置在沟道层和ScyAlzGa1-y-zN背势垒层之间的第二氮化铝插入层。
在一些实施例中，第二氮化铝插入层的厚度为0-1.5纳米。
在一些实施例中，铝镓氮的组分为：AlxGa1-xN，其中0≤x≤0.3。
在一些实施例中，缓冲层的厚度为1.5-3.5微米；
沟道层的厚度为50-100纳米。
在一些实施例中，第一氮化铝插入层的厚度为0-1.5纳米；
铝镓氮势垒层的厚度为5-30纳米；
盖帽层的厚度为1-5纳米。
上述实施例中的氮化镓晶体管，通过在同质外延氮化镓晶体管中引入ScyAlzGa1-y-zN(0.01≤y≤0.25，0≤z≤0.8)背势垒层，增强了二维电子气的限域特性，提高了二维电子气浓度，抑制了沟道中的二维电子气向缓冲层的溢出，使得量子电导在高温下具有更强的稳定性，有助于实现高载流子浓度的、高可靠性的氮化镓功率器件；并且ScyAlzGa1-y-zN背势垒层的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用，提高了高温下的霍尔迁移率。
在AlGaN/GaN单异质结中，随着温度升高，GaN缓冲层的背景掺杂或一些深能级的杂质可能进一步电离，使背景电子浓度增大；另一方面，沟道中的二维电子获得足够大的能量溢出到缓冲层成为体电子。因此，低迁移率体电子电导的作用在高温下显著增强，使得高温下材料的整体霍尔迁移率明显下降而电子密度升高。而上述实施例中的双异质结结构，ScAlGaN背势垒层对沟道二维电子气的限域性增强，抑制了沟道中的二维电子气向缓冲层的溢出，使得量子电导在高温下具有更强的稳定性，且ScAlGaN背势垒层本身的导带底和费米能级之间具有较大的能量间距，抑制了背景掺杂或可能的深能级的杂质的电离作用。因此，上述实施例中的双异质结结构高温下的霍尔迁移率大于常规单异质结材料。
AlGaN/GaN/ScAlGaN双异质结HEMT的关态漏电在室温和高温下都显著低于AlGaN/GaN单异质结HEMT，而且高温下双异质结器件的开态特性相对于室温的退化量也更小。另外，AlGaN/GaN/ScAlGaN双异质结HEMT的击穿电压提高，电流崩塌现象明显减弱漏致势垒降低(DIBL)效应和亚闽斜率S(亚区漏极电流增加一个数量级所需要增大的栅电压)减小，这些都是ScAlGaN背势垒增强沟道载流子限域性带来的好处。
上述实施例关键在于背势垒采用了ScAlGaN，一方面，Ga原子的掺入有利于抑制ScAlN生长过程中的杂质掺入。另一方面，通过将Ga掺入ScAlN中可以改善GaN材料表面质量及晶体质量；在背势垒层中掺入1％-5％组分Sc元素，可以获得更高的2DEG密度而不影响器件的可靠性。
本发明实施例的功率因数校正电路中的氮化镓晶体管，有效改善了GaN外延层中的应力状态，降低了材料缺陷，提高二维电子气迁移率，进一步提高了GaN功率器件的可靠性，将该氮化镓功率器件应用于PFC电路中，对于改善PFC电路功率特性及可靠性具有重要意义。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种氮化镓晶体管，其特征在于，包括：
衬底；
设置在所述衬底上的缓冲层；
生长在所述缓冲层上的ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；
生长在所述ScyAlzGa1-y-zN背势垒层上的沟道层；
生长在所述沟道层上的第一氮化铝插入层；
生长在所述第一氮化铝插入层上的铝镓氮势垒层；以及
设置在所述铝镓氮势垒层上的盖帽层。
2.根据权利要求1所述的氮化镓晶体管，其特征在于，所述ScyAlzGa1-y-zN背势垒层的厚度为10-70纳米。
3.根据权利要求1所述的氮化镓晶体管，其特征在于，还包括：
设置在所述沟道层和所述ScyAlzGa1-y-zN背势垒层之间的第二氮化铝插入层。
4.根据权利要求3所述的氮化镓晶体管，其特征在于，所述第二氮化铝插入层的厚度为0-1.5纳米。
5.根据权利要求1所述的氮化镓晶体管，其特征在于，所述铝镓氮的组分为：AlxGa1-xN，其中0≤x≤0.3。
6.根据权利要求1所述的氮化镓晶体管，其特征在于，所述缓冲层的厚度为1.5-3.5微米；
所述沟道层的厚度为50-100纳米。
7.根据权利要求1所述的氮化镓晶体管，其特征在于，所述第一氮化铝插入层的厚度为0-1.5纳米；
所述铝镓氮势垒层的厚度为5-30纳米；
所述盖帽层的厚度为1-5纳米。
8.一种氮化镓晶体管的制备方法，其特征在于，包括以下步骤：
选择具有六方晶体结构对称性的材料作为衬底；
对所述衬底进行原位处理以去除表面杂质；
在所述衬底上生长缓冲层；
在所述缓冲层上生长ScyAlzGa1-y-zN背势垒层，其中0.01≤y≤0.25，0≤z≤0.8；
在所述ScyAlzGa1-y-zN背势垒层上生长沟道层；
在所述沟道层上生长第一氮化铝插入层；
在所述第一氮化铝插入层上生长铝镓氮势垒层；
在所述铝镓氮势垒层上生长盖帽层；
在所述盖帽层上制备栅极、源极和漏极，完成氮化镓晶体管的制备。
9.根据权利要求8所述的制备方法，其特征在于，还包括：
在所述ScyAlzGa1-y-zN背势垒层上生长第二氮化铝插入层，生长温度为1050-1100摄氏度，并且所述第二氮化铝插入层位于所述沟道层下。
10.一种功率因数校正电路，其特征在于，包括：
氮化镓功率器件，所述氮化镓功率器件包括如权利要求1-7任意一项所述的氮化镓晶体管；
驱动电路；以及
采样电路。
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