CN116259353A - 执行错误检查以及刷写操作的存储器件和存储系统 - Google Patents

执行错误检查以及刷写操作的存储器件和存储系统 Download PDF

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Abstract

本公开涉及执行错误检查以及刷写操作的存储器件和存储系统。存储器件包括自动错误检查刷写ECS控制电路，其被配置为基于刷新控制信号生成用于执行ECS操作的自动ECS命令。存储器件还包括突发ECS控制电路，其被配置为基于突发ECS命令以及ECS结束标志在每个设置周期生成用于执行ECS操作的内部突发ECS命令。存储器件还包括ECS地址生成电路，其被配置为通过对自动ECS命令或内部突发ECS命令的输入进行计数来生成用于ECS操作的ECS地址以及基于ECS地址的值生成ECS结束标志。

Description

执行错误检查以及刷写操作的存储器件和存储系统
相关申请的交叉引用
本申请要求于2021年12月9日提交的美国第63/287,877号临时专利申请的优先权，其通过引用被整体合并于此。
背景技术
本公开涉及执行错误检查刷写(下文称之为“ECS”)操作的存储器件和存储系统。
发明内容
本公开的一些实施例涉及存储器件，其能够通过使用检测并校正数据中的错误的纠错码(ECC)来提高数据传输的可靠性。存储器件可以通过使用ECC实现的电路来识别存储在存储单元中的数据中的错误比特位的数量以及发生错误的存储单元的位置，并且可以执行将已校正错误的数据重写入到存储单元中的ECS操作。
在实施例中，存储器件可以包括：自动错误检查刷写(ECS)控制电路，其被配置为基于刷新控制信号生成用于执行ECS操作的自动ECS命令；突发ECS控制电路，其被配置为基于突发ECS命令和ECS结束标志在每个设置周期生成用于执行ECS操作的内部突发ECS命令；以及ECS地址生成电路，其被配置为通过对自动ECS命令或内部突发ECS命令的输入进行计数来生成用于ECS操作的ECS地址，以及基于ECS地址的值生成ECS结束标志。
在实施例中，存储系统可以包括存储器件，其被配置为当接收用于连续地执行错误检查刷写(ECS)操作的命令时，在每个设置周期执行ECS操作；当执行ECS操作时，顺序地增加ECS地址的值，以及从与ECS地址的值相对应的单元阵列中存储的码字生成弱单元信息。存储系统还可以包括存储控制器，其被配置为通过检测供应给存储器件的电源是否将被阻断来生成用于连续地执行ECS操作的命令以及接收并存储弱单元信息。
在实施例中，存储系统可以包括存储器件，其被配置为每当接收用于执行错误检查刷写(ECS)操作的命令时顺序地增加ECS地址的值，从与ECS地址的值相对应的单元阵列中存储的码字生成弱单元信息，以及基于ECS地址的值生成ECS结束标志。存储系统还可以包括存储控制器，其被配置为基于断电信号和ECS结束标志，在每个第一设置周期生成用于执行ECS操作的命令，以及接收并存储弱单元信息。断电信号可以通过检测供应给存储器件的电源是否将被阻断来生成。
附图说明
图1是示出根据本公开的实施例的存储系统的配置的框图。
图2是示出图1所示的存储控制器的示例配置的框图。
图3是示出图1所示的存储器件的示例配置的框图。
图4是示出图3所示的数据储存电路的示例配置的图。
图5是示出图3所示的ECS地址生成电路的示例配置的框图。
图6是用于描述通过图3所示的存储器件基于刷新控制信号执行的ECS操作的流程图。
图7是用于描述通过图3所示的存储器件基于突发ECS命令执行的ECS操作的流程图。
图8是用于描述图1所示的存储系统中执行的ECS操作的流程图。
图9是示出根据本公开的另一个实施例的存储系统的配置的框图。
图10是示出图9所示的存储控制器的示例配置的框图。
图11是示出图9所示的存储器件的示例配置的框图。
图12是用于描述通过图11所示的存储器件基于ECS命令执行的ECS操作的流程图。
图13是用于描述在图9所示的存储系统中执行的ECS操作的流程图。
具体实施方式
在以下实施例的描述中，术语“预设”表示当在过程或算法中使用参数时，该参数的数值在之前决定。根据实施例，当启动过程或算法时，或者在执行过程或算法时，可以设置参数的数值。
用于在各个部件之间进行区分的、诸如“第一”和“第二”之类的术语并不被部件所限制。例如，第一组件可以被称为第二组件，反之亦然。
当一个部件被称为“耦接”或“连接”到另一个部件时，应当理解，部件可以彼此直接耦接或连接，或者通过介于其间的另一个部件彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一个部件时，应当理解，部件彼此直接耦接或连接而没有另一个部件介于其间。
“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号不同。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据一个实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据一个实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，在不同的实施例中，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且在不同的实施例中，可以将具有逻辑低电平的信号设置为具有逻辑高电平。
在下文中，将通过实施例更详细地描述本公开的教导。实施例仅用于例示本公开的教导，而本公开的保护范围不限于实施例。
图1是示出根据本公开的实施例的存储系统100的配置的框图。如图1所示，存储系统100可以包括存储控制器110以及存储器件120。存储器件120可以包括多个单元阵列，数据DATA存储在多个单元阵列中。
存储控制器110可以包括错误检查刷写(ECS)控制电路111。存储控制器110可以生成使能存储器件120执行各种内部操作的命令CMD，诸如写入操作、读取操作、刷新操作、自刷新模式以及ECS操作。存储控制器110可以通过ECS控制电路111连续地生成用于执行ECS操作的命令CMD。当在维持向存储器件120供应电源的时间间隔内检查针对包括在存储器件120中的所有单元阵列的弱单元信息WC_INFO时，ECS控制电路111可以控制生成用于连续地执行ECS操作的命令CMD。弱单元信息WC_INFO可以包括关于至少一个单元阵列中存储的码字(图3中的CW)的错误比特位的数量以及存储已发生错误比特位的码字CW的单元阵列的位置的信息。此外，ECS控制电路111可以通过检测供应给存储器件120的电源是否将被阻断来控制生成用于连续地执行ECS操作的命令CMD。
存储器件120可以包括自动ECS控制电路203、突发ECS控制电路205、数据储存电路207、ECS地址生成电路209、ECC逻辑电路21，以及ECS操作电路213。
存储器件120可以基于用于执行写入操作的命令CMD来执行接收来自存储控制器110的数据DATA以及将接收的数据存储在单元阵列中的写入操作。存储器件120可以基于用于执行读取操作的命令CMD来执行将存储在单元阵列中的数据DATA输出至存储控制器110的读取操作。存储器件120可以基于用于执行刷新操作的命令CMD来执行检测和放大存储在单元阵列中的数据DATA以及将放大的数据再存储到单元阵列中的刷新操作。此外，存储器件120可以基于用于进入自刷新模式的命令CMD在自刷新模式中在每个刷新周期执行刷新操作。
存储器件120可以通过ECS操作生成弱单元信息WC_INFO，该ECS操作为识别存储在单元阵列中的码字(图3中的CW)的错误比特位的数量以及存储已发生错误比特位的码字CW的单元阵列的位置的操作。ECS操作伴随有校正码字CW的比特位之中发生错误的比特位的操作，以及将已进行错误比特位校正的码字CW再存储到单元阵列中的操作。
存储器件120可以基于用于执行刷新操作的命令CMD和用于进入自刷新模式的命令CMD、每当用于执行刷新操作的刷新控制信号(图3中的REF_CTR)被生成预定的次数时来执行ECS操作而不是刷新操作。预定的次数可以基于存储器件120的内部温度而不同地设置。每当刷新控制信号REF_CTR生成预定的次数时，存储器件120可以对与ECS地址(图3中的ECS_ADD)的值相对应的单元阵列顺序地执行ECS操作。存储器件120可以通过对执行ECS操作的次数进行计数来将与单元阵列相对应的ECS地址ECS_ADD的值从ECS地址ECS_ADD的开始值顺序地增加为结束值。也就是说，存储器件120可以通过基于执行ECS操作的次数顺序地改变存储码字CW的单元阵列的位置来检查存储在单元阵列中的码字CW的比特位中是否存在已发生错误的比特位。
在维持向存储器件120供应电源的时间间隔内，在对所有单元阵列顺序地执行ECS操作的同时，存储器件120可以通过接收来自存储控制器110的用于连续地执行ECS操作的命令CMD而在每个设置周期来对不执行ECS操作的单元阵列连续地执行ECS操作。在不同的实施例中设置周期可以不同地被设置。此外，在电源阻断之前，在对所有单元阵列顺序地执行ECS操作时，存储器件120可以通过接收来自存储控制器110的用于连续地执行ECS操作的命令CMD而在每个设置周期来对不执行ECS操作的单元阵列连续地执行ECS操作。因此，存储器件120能够提高数据传输的可靠性，以及能够防止在电源再次供应时只对特定单元阵列不匀地执行ECS操作。当ECS地址(图3的ECS_ADD)具有结束值时，存储器件120可以生成指示已完成ECS操作的连续执行的突发ECS结束标志BECS_END。
自动ECS控制电路203可以基于用于执行刷新操作的命令CMD和用于进入自刷新模式的命令CMD、每当用于执行刷新操作的刷新控制信号(图3中的REF_CTR)被生成预定的次数时来生成用于执行ECS操作的自动ECS命令(图3中的AECS)。
当接收用于连续地执行ECS操作的命令CMD时，突发ECS控制电路205可以在每个设置周期生成用于执行ECS操作的内部突发ECS命令(图3中的IBECS)。当完成ECS操作的连续执行时，突发ECS控制电路205可以生成突发ECS结束标志BECS_END。
数据储存电路207可以包括存储码字(图3中的CW)的多个单元阵列。码字CW可以包括数据DATA和奇偶校验。
ECS地址生成电路209可以通过对自动ECS命令(图3中的AECS)或内部突发ECS命令(图3中的IBECS)的输入进行计数来将与数据储存电路207中包括的多个单元阵列相对应的ECS地址(图3中的ECS_ADD)的值从ECS地址的开始值顺序地增加到结束值。
ECC逻辑电路211可以通过对由包括在数据储存电路207中的单元阵列输出的码字CW(图3中的CW)进行解码来生成错误信息(图3中的ERR_INFO)，错误信息包括关于码字的错误比特位的数量的信息。
当基于自动ECS命令(图3中的AECS)和内部突发ECS命令(图3中的IBECS)中的一个执行ECS操作时，ECS操作电路213可以通过接收来自ECC逻辑电路211的错误信息(图3中的ERR_INFO)来生成弱单元信息WC_INFO。
图2是示出图1所示的存储控制器110的示例配置的框图。如图2所示，存储控制器110可以包括ECS控制电路111、命令生成电路(CMD GEN)113以及数据输入和数据输出电路(DATA I/O)115。
ECS控制电路111可以接收来自存储器件(图1中的120)的弱单元信息WC_INFO以及存储弱单元信息WC_INFO。当检查针对包括在存储器件120中的所有单元阵列的弱单元信息时，ECS控制电路111可以激活突发ECS使能信号BECS_EN。此外，当断电信号PWR_OFF被激活时，ECS控制电路111可以激活突发ECS使能信号BECS_EN。断电信号可以由存储控制器110通过检测供应给存储器件的电源是否将被阻断来生成。ECS控制电路111可以通过接收来自存储器件120的突发ECS结束标志BECS_END来识别已完成ECS操作的连续执行。
命令生成电路113可以通过接收来自主机(未示出)的命令队列QUEUE来生成使能存储器件(图1中的120)执行各种内部操作的命令CMD。当突发ECS使能信号BECS_EN被激活时，命令生成电路113可以生成用于连续地执行ECS操作的命令CMD。
数据输入和数据输出电路115可以将接收自主机(未示出)的主机数据HDATA作为数据DATA传输至存储器件(图1中的120)，以及可以将从存储器件120接收的数据DATA作为主机数据HDATA传输至主机。
图3是示出图1所示的存储器件120的示例配置的框图。如图3所示，存储器件120可以包括命令解码器(CMD DEC)201、刷新控制电路202、自动ECS控制电路203、突发ECS控制电路205、数据储存电路207、ECS地址生成电路209、ECC逻辑电路211、ECS操作电路213以及寄存器215。
命令解码器201通过对命令CMD进行解码来生成刷新命令REF、自刷新信号SREF、突发ECS命令BECS以及寄存器读取命令MRR。命令解码器201可以通过对用于执行刷新操作的命令CMD进行解码来生成刷新命令REF。命令解码器201可以通过对用于进入自刷新模式的命令CMD进行解码来生成自刷新信号SREF。自刷新信号SREF可以在执行自刷新模式的时间间隔期间被激活。命令解码器201可以通过对用于连续地执行ECS操作的命令CMD进行解码来生成突发ECS命令BECS。命令解码器201可以通过对用于执行寄存器读取操作的命令CMD进行解码来生成寄存器读取命令MRR。寄存器读取命令MRR可以被激活以便将存储在寄存器215中的内部弱单元信息IWC_INFO输出为弱单元信息WC_INFO。
刷新控制电路202可以基于刷新命令REF和自刷新信号SREF生成用于执行刷新操作的刷新控制信号REF_CTR。当接收刷新命令REF或者在自刷新模式中经过了刷新周期时，刷新控制电路202可以生成刷新控制信号REF_CTR。
当自动ECS模式信号AECS_MODE被激活时，自动ECS控制电路203可以基于用于执行刷新操作的刷新控制信号REF_CTR来生成用于执行ECS操作的自动ECS命令AECS。更具体地，当自动ECS模式信号AECS_MODE被激活时，每当接收用于执行刷新操作的刷新控制信号REF_CTR预定的次数时，自动ECS控制电路203可以激活自动ECS命令AECS。可以从模式寄存器(未示出)生成自动ECS模式信号AECS_MODE，以便使能自动ECS控制电路203。
突发ECS控制电路205可以基于突发ECS命令BECS、ECS结束标志ECS_END和刷新控制信号REF_CTR来生成内部突发ECS命令IBECS和突发ECS结束标志BECS_END。ECS结束标志ECS_END可以被激活以指示已完成针对包括在数据储存电路207中的所有单元阵列的ECS操作的执行。突发ECS结束标志BECS_END可以被激活以指示已完成针对包括在数据储存电路207中的所有单元阵列的ECS操作的连续执行。
突发ECS控制电路205可以基于突发ECS命令BECS和ECS结束标志ECS_END，在每个设置周期生成用于执行ECS操作的内部突发ECS命令IBECS。更具体地，突发ECS控制电路205可以在从突发ECS命令BECS被激活的时间到ECS结束标志ECS_END被激活的时间内，在每个设置周期激活内部突发ECS命令IBECS。设置周期可以被设置为短于自动ECS命令AECS在自动ECS控制电路203中被激活的周期。突发ECS控制电路205可以在执行刷新操作的时间间隔期间，基于刷新控制信号REF_CTR对内部突发ECS命令IBECS进行去激活。突发ECS控制电路205可以基于突发ECS命令BECS从ECS结束标志ECS_END生成突发ECS结束标志BECS_END。更具体地，当ECS结束标志ECS_END在执行ECS操作的时间间隔内被激活时，突发ECS控制电路205可以基于突发ECS命令BECS来激活突发ECS结束标志BECS_END。因此，在基于突发ECS命令BECS对所有单元阵列顺序地执行ECS操作时，突发ECS控制电路205通过对不执行ECS操作的单元阵列执行连续的ECS操作能够提高数据传输的可靠性以及防止在电源再次供应时只对特定单元阵列不匀地执行ECS操作。
数据储存电路207可以包括存储码字CW的多个单元阵列。码字CW可以包括数据DATA和奇偶校验。多个单元阵列中每一个单元阵列可以与ECS地址ECS_ADD的值相对应。ECS地址ECS_ADD可以包括ECS存储体地址ECS_BADD、ECS行地址ECS_RADD，以及ECS列地址ECS_CADD。数据储存电路207可以包括第一至第L存储体(图4中的207<1：L>)，每个存储体与ECS存储体地址ECS_BADD的值相对应。第一至第L存储体(图4中的207<1：L>)中的每一个存储体可以包括耦接到第一字线至第M字线(图4中的WL<1：M>)和第一列线至第N列线(图4中的CL<1：N>)的多个单元阵列，每个字线与ECS行地址ECS_RADD的值相对应以及每个列线与ECS列地址ECS_CADD的值相对应。“L”、“M”以及“N”中的每一个可以被设置为等于或大于2的自然数。
数据储存电路207可以将码字CW存储在与ECS地址ECS_ADD的值相对应的单元阵列中，并基于ECS激活控制信号ECS_ACT、ECS读取控制信号ECS_RD、ECS写入控制信号ECS_WR以及ECS预充电控制信号ECS_PRE输出所存储的码字CW。更具体地，当ECS激活控制信号ECS_ACT被激活时，数据储存电路207可以激活与ECS行地址ECS_RADD的值相对应的字线。当ECS读取控制信号ECS_RD被激活时，数据储存电路207可以将存储在单元阵列中的码字CW输出至ECC逻辑电路，该单元阵列耦接在被激活的字线和与ECS列地址ECS_CADD的值相对应的列线上。当ECS写入控制信号ECS_WR被激活时，数据储存电路207可以通过ECC逻辑电路211将已校正错误比特位的码字CW存储在单元阵列中，该单元阵列耦接在被激活的字线和与ECS列地址ECS_CADD的值相对应的列线上。当ECS预充电控制信号ECS_PRE被激活时，数据储存电路207可以对与ECS行地址ECS_RADD的值相对应的字线进行去激活。以下将参考图4详细地描述数据储存电路207的配置和操作方法。
ECS地址生成电路209可以基于自动ECS命令AECS和内部突发ECS命令IBECS生成ECS地址ECS_ADD和ECS结束标志ECS_END。
ECS地址生成电路209可以通过对自动ECS命令AECS或内部突发ECS命令IBECS的输入进行计数而将ECS地址ECS_ADD的值从ECS地址ECS_ADD的开始值顺序地增加到ECS地址ECS_ADD的结束值。ECS地址ECS_ADD的开始值和结束值可以被分别设置为“1”和“K”。ECS地址ECS_ADD的初始值可以被设置为“K”。ECS地址生成电路209可以通过对自动ECS命令AECS的输入进行计数来将ECS地址ECS_ADD的值设置为接收的自动ECS命令AECS的次数。例如，当第一次接收自动ECS命令AECS时，ECS地址生成电路209可以将ECS地址ECS_ADD的值从“K”设置为“1”。此后，当第二次接收自动ECS命令AECS时，ECS地址生成电路209可以将ECS地址ECS_ADD的值从“1”设置为“2”。当在每个设置周期接收内部突发ECS命令IBECS时，ECS地址生成电路209可以将ECS地址ECS_ADD的值从所接收的自动ECS命令AECS的次数的下一个值顺序地增加为其结束值。例如，当在已接收两次自动ECS命令AECS的状态下在每个设置周期接收到内部突发ECS命令IBECS时，ECS地址生成电路209可以将ECS地址ECS_ADD的值从“3”顺序地增加到“K”。
ECS地址生成电路209可以基于ECS地址ECS_ADD的值生成ECS结束标志ECS_END。更具体地，当ECS地址ECS_ADD具有结束值时，ECS地址生成电路209可以激活ECS结束标志ECS_END。当ECS地址ECS_ADD具有结束值时，ECS存储体地址ECS_BADD的值、ECS行地址ECS_RADD的值以及ECS列地址ECS_CADD的值可以分别对应于预定的存储体、预定的字线以及预定的列线。例如，当ECS存储体地址ECS_BADD的值、ECS行地址ECS_RADD的值以及ECS列地址ECS_CADD的值分别对应于第L存储体(图4中的207<L>)、第M字线(图4中的WL<M>)以及第N列线(图4中的CL<N>)时，ECS地址生成电路209可以激活ECS结束标志ECS_END。以下将参考图5详细地描述ECS地址生成电路209的配置和操作方法。
ECC逻辑电路211可以通过对数据DATA进行编码生成码字CW，以及可以通过对码字CW进行解码生成数据DATA和错误信息ERR_INFO。ECC逻辑电路211可以被实施为使用纠错码(ECC)的逻辑电路。在ECS操作中，ECC逻辑电路211可以通过基于激活的ECS读取控制信号ECS_RD对码字CW进行解码来生成错误信息ERR_INFO，错误信息ERR_INFO包括关于码字CW的错误比特位的数量和已发生错误比特位的码字CW是否可校正的信息。可以通过码字CW的错误比特位的数量来确定已发生错误比特位的码字CW是否可校正。ECC逻辑电路211可以通过对码字CW进行解码来校正码字CW的比特位中已发生错误的比特位。在ECS操作中，ECC逻辑电路211可以基于激活的ECS写入控制信号ECS_WR将已校正错误比特位的码字CW传输至数据储存电路207。
每当执行ECS操作时，ECS操作电路213可以基于自动ECS命令AECS顺序地激活ECS激活控制信号ECS_ACT、ECS读取控制信号ECS_RD、ECS写入控制信号ECS_WR以及ECS预充电控制信号ECS_PRE。ECS操作电路213可以基于激活的ECS读取控制信号ECS_RD接收来自ECC逻辑电路211的错误信息ERR_INFO。ECS操作电路213可以基于自动ECS命令AECS和错误信息ERR_INFO通过检测码字CW的比特位中已发生错误的比特位是否可校正来激活ECS写入控制信号ECS_WR，ECS写入控制信号ECS_WR用于将已校正错误比特位的码字CW再存储到单元阵列中。
当基于内部突发ECS命令IBECS执行ECS操作时，ECS操作电路213可以基于ECS地址ECS_ADD的值有选择地激活ECS激活控制信号ECS_ACT、ECS读取控制信号ECS_RD以及ECS预充电控制信号ECS_PRE。例如，当在ECS列地址ECS_CADD的值与第一列线(图4中的CL<1>)相对应的状态下接收内部突发ECS命令IBECS时，ECS操作电路213可以激活ECS激活控制信号ECS_ACT和ECS读取控制信号ECS_RD。当在ECS列地址ECS_CADD的值与第二至第(N-1)列线(图4中的CL<2：N-1>)中的一个相对应的状态下接收内部突发ECS命令IBECS时，ECS操作电路213可以激活ECS读取控制信号ECS_RD。当在ECS列地址ECS_CADD的值与第N列线(图4中的CL<N>)相对应的状态下接收内部突发ECS命令IBECS时，ECS操作电路213可以激活ECS读取控制信号ECS_RD和ECS预充电控制信号ECS_PRE。在本实施例中，当基于内部突发ECS命令IBECS执行ECS操作时，ECS操作电路213可以对用于将已校正错误比特位的码字CW再存储到单元阵列中的ECS写入控制信号ECS_WR进行去激活，从而快速地执行连续的ECS操作。这仅仅是实施例。根据实施例，当基于内部突发ECS命令IBECS执行ECS操作时，ECS操作电路213可以激活ECS写入控制信号ECS_WR。
ECS操作电路213可以基于错误信息ERR_INFO和ECS地址ECS_ADD生成内部弱单元信息IWC_INFO。内部弱单元信息IWC_INFO可以包括关于至少一个单元阵列中存储的码字的错误比特位的数量以及存储已发生错误比特位的码字CW的单元阵列的位置的信息。
根据实施例，当包括在针对耦接到字线上的每个单元阵列的错误信息ERR_INFO中的码字CW的错误比特位的数量大于阈值时，ECS操作电路213可以生成内部弱单元信息IWC_INFO。例如，当耦接到第一字线(图4中的WL<1>)的单元阵列中存储的码字CW的比特位中已发生错误的比特位的数量大于阈值时，ECS操作电路213可以生成内部弱单元信息IWC_INFO，该内部弱单元信息IWC_INFO包括关于发生在第一字线(图4中的WL<1>)上的错误比特位的数量和与第一字线(图4中的WL<1>)相对应的行地址ECS_RADD的信息。
根据实施例，当针对每个单元阵列的错误信息ERR_INFO中所包括的码字CW的错误比特位的数量大于阈值时，ECS操作电路213可以生成内部弱单元信息IWC_INFO。例如，当存储在耦接到第一字线(图4中的WL<1>)和第一列线(图4中的CL<1>)的单元阵列中的码字CW的比特位中已发生错误的比特位的数量大于阈值时，ECS操作电路213可以生成内部弱单元信息IWC_INFO，内部弱单元信息IWC_INFO包括耦接到第一字线(图4中的WL<1>)和第一列线(图4中的CL<1>)的单元阵列中已发生的错误比特位的数量信息、与第一字线(图4中的WL<1>)相对应的行地址ECS_RADD信息以及与第一列线(图4中的CL<1>)相对应的列地址ECS_CADD信息。
寄存器215可以存储内部弱单元信息IWC_INFO。当寄存器读取命令MRR被激活时，寄存器215可以将存储在寄存器215中的内部弱单元信息IWC_INFO输出作为弱单元信息WC_INFO。
图4是示出图3所示的数据储存电路207的示例配置的图。如图4所示，数据储存电路207可以包括第一至第L存储体207<1：L>，第一至第L存储体207<1：L>中的每一个与ECS存储体地址ECS_BADD的值相对应。数据储存电路207可以基于ECS存储体地址ECS_BADD的值激活第一至第L存储体207<1：L>中的一个。第一至第L存储体207<1：L>中的每一个可以包括多个单元阵列，该多个单元阵列耦接在第一至第M字线WL<1：M>和第一至第N列线CL<1：N>且以阵列形式布置。第一至第M字线WL<1：M>中的每一个可以与ECS行地址ECS_RADD的值相对应。第一至第N列线CL<1：N>中的每一个可以与ECS列地址ECS_CADD的值相对应。当ECS激活控制信号ECS_ACT被激活时，数据储存电路207可以基于ECS行地址ECS_RADD的值激活第一至第M字线WL<1：M>中的一个。当ECS读取控制信号ECS_RD被激活时，数据储存电路207可以输出存储在单元阵列中的码字CW，该单元阵列耦接在激活的字线WL和第一至第N列线CL<1：N>中的一个，每个列线与ECS列地址ECS_CADD的值相对应。当ECS写入控制信号ECS_WR被激活时，数据储存电路207可以将码字CW存储在单元阵列中，该单元阵列耦接在激活的字线WL和第一至第N列线CL<1：N>中的一个，每个列线与ECS列地址ECS_CADD的值相对应。当ECS预充电控制信号ECS_PRE被激活时，数据储存电路207可以基于ECS行地址ECS_RADD的值对第一至第M字线WL<1：M>中的至少一个激活的字线进行去激活。
图5是示出图3所示的ECS地址生成电路209的示例配置的框图。如图5所示，ECS地址生成电路209可以包括ECS列地址生成电路(ECS_CADD GEN)221、ECS行地址生成电路(ECS_RADD GEN)223、ECS存储体地址生成电路(ECS_BADD GEN)225以及ECS结束标志生成电路(ECS_END GEN)227。
ECS列地址生成电路221可以基于自动ECS命令AECS和内部突发ECS命令IBECS生成ECS列地址ECS_CADD和列结束标志COL_END。
ECS列地址生成电路221可以通过对自动ECS命令AECS或内部突发ECS命令IBECS的输入进行计数来顺序地增加ECS列地址ECS_CADD的值。例如，当第一次接收自动ECS命令AECS或内部突发ECS命令IBECS时，ECS列地址生成电路221可以设置ECS列地址ECS_CADD的值，使得该值与第一列线(图4中的CL<1>)相对应。此后，当第二次接收自动ECS命令AECS或内部突发ECS命令IBECS时，ECS列地址生成电路221可以增加与第一列线(图4中的CL<1>)相对应的ECS列地址ECS_CADD的值，使得该值与第二列线(图4中的CL<2>)相对应。此后，当第N次接收自动ECS命令AECS或内部突发ECS命令IBECS时，ECS列地址生成电路221可以增加与第(N-1)列线(图4中的CL<N-1>)相对应的ECS列地址ECS_CADD的值，使得该值与第N列线(图4中的CL<N>)相对应。此后，当第(N+1)次接收自动ECS命令AECS或内部突发ECS命令IBECS时，ECS列地址生成电路221可以增加与第N列线(图4中的CL<N>)相对应的ECS列地址ECS_CADD的值，使得该值与第一列线(图4中的CL<1>)相对应。
当ECS列地址ECS_CADD的值与预定的列线相对应时，ECS列地址生成电路221可以激活列结束标志COL_END。例如，当ECS列地址ECS_CADD的值与第N列线(图4中的CL<N>)相对应时，ECS列地址生成电路221可以激活列结束标志COL_END。当ECS列地址ECS_CADD的值与第一列线(图4中的CL<1>)相对应时，ECS列地址生成电路221可以对激活的列结束标志COL_END进行去激活。
ECS行地址生成电路223可以基于列结束标志COL_END生成ECS行地址ECS_RADD和行结束标志ROW_END。
ECS行地址生成电路223可以同步于列结束标志COL_END顺序地增加ECS行地址ECS_RADD的值。例如，ECS行地址生成电路223可以同步于第一次对激活的列结束标志COL_END进行去激活的时间，来增加与第一字线(图4中的WL<1>)相对应的ECS行地址ECS_RADD的值，使得该值与第二字线(图4中的WL<2>)相对应。此后，ECS行地址生成电路223可以同步于第(M-1)次对激活的列结束标志COL_END进行去激活的的时间，来增加与第(M-1)字线(图4中的WL<M-1>)相对应的ECS行地址ECS_RADD的值，使得该值与第M字线(图4中的WL<M>)相对应。此后，ECS行地址生成电路223可以同步于第M次对激活的列结束标志COL_END进行去激活的的时间，来增加与第M字线(图4中的WL<M>)相对应的ECS行地址ECS_RADD的值，使得该值与第一字线(图4中的WL<1>)相对应。
当ECS行地址ECS_RADD的值与预定的字线相对应时，ECS行地址生成电路223可以激活行结束标志ROW_END。例如，当ECS行地址ECS_RADD的值与第M字线(图4中的WL<M>)相对应时，ECS行地址生成电路223可以激活行结束标志ROW_END。当ECS行地址ECS_RADD的值与第一字线(图4中的WL<1>)相对应时，ECS行地址生成电路223可以对激活的行结束标志ROW_END进行去激活。
ECS存储体地址生成电路225可以基于行结束标志ROW_END生成ECS存储体地址ECS_BADD和存储体结束标志BK_END。
ECS存储体地址生成电路225可以同步于行结束标志ROW_END而顺序地增加ECS存储体地址ECS_BADD的值。例如，ECS存储体地址生成电路225可以同步于第一次对激活的行结束标志ROW_END进行去激活的的时间，来增加与第一存储体(图4中的207<1>)相对应的ECS存储体地址ECS_BADD的值，使得该值与第二存储体(图4中的207<2>)相对应。此后，ECS存储体地址生成电路225可以同步于第(L-1)次对激活的行结束标志ROW_END进行去激活的时间，来增加与第(L-1)存储体(图4中的207<L-1>)相对应的ECS存储体地址ECS_BADD的值，使得该值与第L存储体(图4中的207<L>)相对应。此后，ECS存储体地址生成电路225可以同步于第L次对激活的行结束标志ROW_END进行去激活的时间，来增加与第L存储体(图4中的207<L>)相对应的ECS存储体地址ECS_BADD的值，使得该值与第一存储体(图4中的207<1>)相对应。
当ECS存储体地址ECS_BADD的值与预定的存储体相对应时，ECS存储体地址生成电路225可以激活存储体结束标志BK_END。例如，当ECS存储体地址ECS_BADD的值与第L存储体(图4中的207<L>)相对应时，ECS存储体地址生成电路225可以激活存储体结束标志BK_END。当ECS存储体地址ECS_BADD的值与第一存储体(图4中的207<1>)相对应时，ECS存储体地址生成电路225可以对激活的存储体结束标志BK_END进行去激活。
当所有列结束标志COL_END、行结束标志ROW_END以及存储体结束标志BK_END被激活时，ECS结束标志生成电路227可以激活用于指示ECS操作的执行已终止的ECS结束标志ECS_END。
图6是用于描述通过图3所示的存储器件120基于刷新控制信号REF_CTR执行的ECS操作的流程图。
当接收用于执行刷新操作的命令CMD时，命令解码器201生成刷新命令REF。当接收用于进入自刷新模式的命令CMD时，命令解码器201生成在执行自刷新模式的时间间隔期间被激活的自刷新信号SREF。当生成刷新命令REF或者在自刷新模式中经过了刷新周期时，刷新控制电路202生成用于执行刷新操作的刷新控制信号REF_CTR(S101)。
自动ECS控制电路203确定是否已接收刷新控制信号REF_CTR预定的次数(S103)。
在接收刷新控制信号REF_CTR预定的次数之后，自动ECS控制电路203生成用于执行ECS操作的自动ECS命令AECS(S105)。
ECS地址生成电路209通过对自动ECS命令AECS的输入进行计数来增加ECS地址ECS_ADD的值。更具体地，当接收自动ECS命令AECS时，ECS地址生成电路209增加ECS列地址ECS_CADD的值。当在ECS列地址ECS_CADD的值与第N列线(图4中的CL<N>)相对应的状态下接收自动ECS命令AECS时，ECS地址生成电路209增加ECS行地址ECS_RADD的值。当在ECS行地址ECS_RADD的值与第M字线(图4中的WL<M>)相对应的状态下接收自动ECS命令AECS时，ECS地址生成电路209增加ECS存储体地址ECS_BADD的值(S107)。
数据储存电路207基于ECS存储体地址ECS_BADD的值激活第一至第L存储体207<1：L>中之一(S109)。
ECS操作电路213通过激活ECS激活控制信号ECS_ACT来激活与ECS行地址ECS_RADD的值相对应的字线(S111)。
ECS操作电路213通过激活ECS读取控制信号ECS_RD来输出单元阵列中存储的码字CW，该单元阵列耦接在被激活的字线和与ECS列地址ECS_CADD的值相对应的列线(S113)。
ECC逻辑电路211可以确定码字CW的比特位中是否存在已发生错误的比特位(S115)。
当S115的确定结果指示码字CW的比特位中存在已发生错误的比特位时，ECS操作电路213通过激活ECS写入控制信号ECS_WR将已校正错误比特位的码字CW存储到单元阵列中，该单元阵列耦接在被激活的字线和与ECS列地址ECS_CADD的值相对应的列线上(S117)。
ECS操作电路213通过激活ECS预充电控制信号ECS_PRE来对与ECS行地址ECS_RADD的值相对应的字线进行去激活(S119)。
图7是用于描述通过图3所示的存储器件120基于突发ECS命令BECS执行的ECS操作的流程图。
当接收用于连续地执行ECS操作的命令CMD时，命令解码器201生成突发ECS命令BECS(S201)。突发ECS控制电路205基于突发ECS命令BECS在每个设置周期生成内部突发ECS命令IBECS。
当第一次生成内部突发ECS命令IBECS时，ECS地址生成电路209增加ECS地址ECS_ADD的值。以+1的值进行增加，例如，在图7中以“++”表示。更具体地，当第一次生成内部突发ECS命令IBECS时，ECS地址生成电路209增加ECS列地址ECS_CADD的值。当在ECS列地址ECS_CADD的值与第N列线(图4中的CL<N>)相对应的状态下第一次生成内部突发ECS命令IBECS时，ECS地址生成电路209增加ECS行地址ECS_RADD的值。当在ECS行地址ECS_RADD的值与第M字线(图4中的WL<M>)相对应的状态下第一次生成内部突发ECS命令IBECS时，ECS地址生成电路209增加ECS存储体地址ECS_BADD的值(S203)。
数据储存电路207基于ECS存储体地址ECS_BADD的值激活第一至第L存储体207<1：L>中的一个(S205)。
ECS操作电路213通过激活ECS激活控制信号ECS_ACT来激活与ECS行地址ECS_RADD的值相对应的字线(S207)。
ECS操作电路213通过激活ECS读取控制信号ECS_RD来输出单元阵列中存储的码字CW，该单元阵列耦接在被激活的字线和与ECS列地址ECS_CADD的值相对应的列线(S209)。
ECS地址生成电路209确定ECS列地址ECS_CADD的值是否与第N列线(图4中的CL<N>)相对应(S211)。
当在S211，ECS列地址ECS_CADD的值不与第N列线(图4中的CL<N>)相对应时，ECS地址生成电路209增加ECS列地址ECS_CADD的值，使得重复执行S209和S211(S213)。
当S211的确定结果指示ECS列地址ECS_CADD的值与第N列线(图4中的CL<N>)相对应时，ECS操作电路213通过激活ECS预充电控制信号ECS_PRE对与ECS行地址ECS_RADD的值相对应的字线进行去激活(S215)。
ECS地址生成电路209确定ECS行地址ECS_RADD的值是否与第M字线相对应(图4中的WL<M>)(S217)。
当S217的确定结果指示ECS行地址ECS_RADD的值不与第M字线(图4中的WL<M>)相对应时，ECS地址生成电路209增加ECS行地址ECS_RADD的值，使得重复执行S207、S209、S211、S213、S215以及S217(S219)。
当S217的确定结果指示ECS行地址ECS_RADD的值与第M字线(图4中的WL<M>)相对应时，ECS地址生成电路209确定ECS存储体地址ECS_BADD的值是否与第L存储器存储体(图4中的207<L>)相对应(S221)。
当S221的确定结果指示ECS存储体地址ECS_BADD的值不与第L存储体(图4中的207<L>)相对应时，ECS地址生成电路209增加ECS存储体地址ECS_BADD的值，使得重复执行S205、S207、S209、S211、S213、S215、S217、S219以及S221(S223)。
当S221的确定结果指示ECS存储体地址ECS_BADD的值与第L存储体(图4中的207<L>)相对应时，基于突发ECS命令BECS执行的ECS操作终止。
图8是用于描述在图1所示的存储系统100中执行的ECS操作的流程图。
为了执行各种内部操作，通过向存储器件120供应电源来启动存储器件120(S301)。
存储控制器110向存储器件120传输用于执行刷新操作的命令CMD或用于进入自刷新模式的命令CMD。每当执行刷新操作时，存储器件120生成刷新控制信号(图3中的REF_CTR)。每当生成刷新控制信号REF_CTR预定的次数时，存储器件120增加ECS地址(图3中的ECS_ADD)的值并执行ECS操作(S303)。
存储控制器110检测供应给存储器件120的电源是否将被阻断(S305)。
当供应给存储器件120的电源将被阻断时，存储控制器110向存储器件120传输用于连续地执行ECS操作的命令CMD。存储器件120通过对用于连续地执行ECS操作的命令CMD进行解码来生成突发ECS命令(图3中的BECS)。存储器件120基于用于连续地执行ECS操作的突发ECS命令BECS，在每个设置周期顺序地增加ECS地址(图3中的ECS_ADD)的值的同时执行ECS操作(S307)。
当ECS地址(图3中的ECS_ADD)具有结束值时，存储器件120向存储控制器110传输指示已完成ECS操作的连续执行的突发ECS结束标志BECS_END。之后阻断供应给存储器件120的电源(S309)。
图9是示出根据本公开的另一个实施例的存储系统300的配置的框图。如图9所示，存储系统300可以包括存储控制器310和存储器件320。存储器件320可以包括存储数据DATA的多个单元阵列。
存储控制器310可以包括ECS控制电路311。存储控制器310可以生成使能存储器件320执行各种内部操作的命令CMD，诸如写入操作、读取操作、刷新操作、自刷新模式以及ECS操作。存储控制器310可以通过ECS控制电路311生成用于执行ECS操作的命令CMD。
在维持向存储器件32供应电源的时间间隔内，为了接收针对包括在存储器件320中的单元阵列的弱单元信息WC_INFO，ECS控制电路311可以在每个第一设置周期控制生成用于执行ECS操作的命令CMD。在不同的实施例中，第一设置周期可以不同地设置。弱单元信息WC_INFO可以包括关于至少一个单元阵列中存储的码字(图11中的CW)的错误比特位的数量以及存储已发生错误比特位的码字CW的单元阵列的位置的信息。
在维持向存储器件320供应电源的时间间隔内，当检查针对包括在存储器件320中的所有单元阵列的弱单元信息WC_INFO时，ECS控制电路311可以在每个第二设置周期控制连续地生成用于执行ECS操作的命令CMD直到接收到ECS结束标志ECS_END为止。此外，ECS控制电路311可以通过检测存储器件320的电源供应是否将被阻断来在每个第二设置周期控制连续地生成用于执行ECS操作的命令CMD直到接收到ECS结束标志ECS_END为止。当完成针对包括在存储器件320中的所有单元阵列执行的ECS操作时，存储器件320可以传输ECS结束标志ECS_END。第二设置周期可以被设置为短于第一设置周期。
存储器件320可以包括数据储存电路407、ECS地址生成电路409、ECC逻辑电路411以及ECS操作电路413。
在维持向存储器件320供应电源的时间间隔内，存储器件320可以通过在每个第一设置周期从存储控制器310接收用于执行ECS操作的命令CMD来对所有单元阵列顺序地执行ECS操作。存储器件320可以通过对执行的ECS操作的次数进行计数将与单元阵列相对应的ECS地址(图11中的ECS_ADD)的值从ECS地址的开始值顺序地增加到ECS地址的结束值。也就是说，存储器件320可以通过顺序地改变存储码字CW的单元阵列的位置基于执行的ECS操作的次数来检查存储在单元阵列中的码字CW的比特位中是否存在已发生错误的比特位。
在维持向存储器件320供应电源的时间间隔内，当对所有单元阵列顺序地执行ECS操作时，存储器件320可以通过在每个第二设置周期从存储控制器310连续地接收用于执行ECS操作的命令CMD来对不执行ECS操作的单元阵列执行ECS操作。此外，在电源阻断之前，在对所有单元阵列顺序地执行ECS操作时，存储器件320可以通过在每个第二设置周期从存储控制器310连续地接收用于执行ECS操作的命令CMD来对不执行ECS操作的单元阵列连续地执行ECS操作。当ECS地址(图3的ECS_ADD)具有结束值时，存储器件320可以生成指示已完成针对所有单元阵列的ECS操作的执行的ECS结束标志ECS_END。因此，存储器件320能够提高数据传输的可靠性，以及能够防止在向存储器件320再次供应电源时只对特定单元阵列不匀地执行ECS操作。
数据储存电路407可以包括存储码字(图11中的CW)的多个单元阵列。码字CW可以包括数据DATA和奇偶校验。
ECS地址生成电路409可以通过对ECS命令(图11的ECS)的输入进行计数来顺序地增加与包括在数据储存电路407中的多个单元阵列相对应的ECS地址(图11中的ECS_ADD)的值。当完成针对包括在数据储存电路407中的所有单元阵列的ECS操作的执行时，ECS地址生成电路409可以生成ECS结束标志ECS_END。
ECC逻辑电路411可以通过对由包括在数据储存电路407中的单元阵列输出的码字CW进行解码来生成错误信息(图11中的ERR_INFO)，错误信息包括关于码字(图11中的CW)的错误比特位的数量的信息。
当基于ECS命令(图11中的ECS)执行ECS操作时，ECS操作电路413可以通过接收来自ECC逻辑电路411的错误信息(图11中的ERR_INFO)而生成弱单元信息WC_INFO。
图10是示出图9所示的存储控制器310的示例配置的框图。如图10所示，存储控制器310可以包括ECS控制电路311、命令生成电路(CMD GEN)313以及数据输入和数据输出电路(DATA I/O)315。
ECS控制电路311可以接收来自存储器件(图9中的320)的弱单元信息WC_INFO，以及可以存储所接收的弱单元信息WC_INFO。为了接收针对包括在存储器件320中的单元阵列的弱单元信息WC_INFO，ECS控制电路311可以在每个第一设置周期激活ECS使能信号ECS_EN。当检查针对包括在存储器件320中的所有单元阵列的弱单元信息WC_INFO时，ECS控制电路311可以激活突发ECS使能信号BECS_EN。此外，当断电信号PWR_OFF被激活时，ECS控制电路311可以激活突发ECS使能信号BECS_EN。存储控制器310可以通过检测对于存储器件320的电源供应是否将被阻断来生成断电信号PWR_OFF。ECS控制电路311可以通过接收来自存储器件320的ECS结束标志ECS_END来识别已完成针对包括在存储器件320中的所有单元阵列的ECS操作的执行。当ECS结束标志ECS_END被激活时，ECS控制电路311可以对激活的突发ECS使能信号BECS_EN进行去激活。
命令生成电路313可以通过接收来自主机(未示出)的命令队列QUEUE来生成使能存储器件(图9中的320)以执行各种内部操作的命令CMD。每当ECS使能信号ECS_EN被激活时，命令生成电路313可以生成用于执行ECS操作的命令CMD。在突发ECS使能信号BECS_EN被激活的时间间隔期间，命令生成电路113可以在每个第二设置周期生成用于执行ECS操作的命令CMD。
数据输入和数据输出电路315可以将从主机(未示出)接收的主机数据HDATA作为数据DATA传输至存储器件(图9中的320)，以及可以将从存储器件320接收的数据DATA作为主机数据HDATA传输至主机。
图11是示出图9所示的存储器件320的示例配置的框图。如图11所示，存储器件320可以包括命令解码器(CMD DEC)401、数据储存电路407、ECS地址生成电路409、ECC逻辑电路411、ECS操作电路413以及寄存器415。
命令解码器401可以通过对命令CMD进行解码来生成ECS命令ECS和寄存器读取命令MRR。命令解码器401可以通过对用于执行ECS操作的命令CMD进行解码来生成ECS命令ECS。命令解码器401可以通过对用于执行寄存器读取操作的命令CMD进行解码来生成寄存器读取命令MRR。
数据储存电路407可以包括存储码字CW的多个单元阵列。码字CW可以包括数据DATA和奇偶校验。多个单元阵列中每一个可以对应于ECS地址ECS_ADD的值。ECS地址ECS_ADD可以包括ECS存储体地址ECS_BADD、ECS行地址ECS_RADD以及ECS列地址ECS_CADD。数据储存电路407可以将码字CW存储在与ECS地址ECS_ADD的值相对应的单元阵列中，并基于ECS激活控制信号ECS_ACT、ECS读取控制信号ECS_RD、ECS写入控制信号ECS_WR以及ECS预充电控制信号ECS_PRE来输出所存储的码字CW。实现的数据储存电路407的配置和操作方法与图3所示的数据储存电路207的配置和操作方法相同，因此在此省略了配置和操作方法的详细描述。
ECS地址生成电路409可以基于ECS命令ECS生成ECS地址ECS_ADD和ECS结束标志ECS_END。ECS地址生成电路409可以通过对ECS命令ECS的输入进行计数来将ECS地址ECS_ADD的值从ECS地址的开始值顺序地增加到ECS地址的结束值。更具体地，当接收ECS命令ECS时，ECS地址生成电路409可以顺序地增加ECS列地址ECS_CADD的值。当在ECS列地址ECS_CADD的值与预定的列线相对应的状态下接收ECS命令ECS时，ECS地址生成电路409可以顺序地增加ECS行地址ECS_RADD的值。当在ECS行地址ECS_RADD的值与预定的字线相对应的状态下接收ECS命令ECS时，ECS地址生成电路409可以顺序地增加ECS存储体地址ECS_BADD的值。当ECS地址ECS_ADD具有结束值时，ECS地址生成电路409可以激活ECS结束标志ECS_END。当ECS地址ECS_ADD具有结束值时，ECS存储体地址ECS_BADD的值、ECS行地址ECS_RADD的值以及ECS列地址ECS_CADD的值可以分别对应于预定的存储体、预定的字线以及预定的列线。
ECC逻辑电路411可以通过对数据DATA进行编码生成码字CW，以及可以通过对码字CW进行解码生成数据DATA和错误信息ERR_INFO。在ECS操作中，ECC逻辑电路411可以通过基于激活的ECS读取控制信号ECS_RD对码字CW进行解码来生成错误信息ERR_INFO，错误信息ERR_INFO包括关于码字CW的错误比特位的数量和已发生错误比特位的码字CW是否可校正的信息。ECC逻辑电路411可以通过对码字CW进行解码来校正码字CW的比特位中已发生错误的比特位。在ECS操作中，ECC逻辑电路411可以基于激活的ECS写入控制信号ECS_WR将已校正错误比特位的码字CW传输至数据储存电路407。实施的ECC逻辑电路411的操作方法与图3所示的ECC逻辑电路211的操作方法相同，因此在此省略了操作方法的详细描述。
每当基于ECS命令ECS执行ECS操作时，ECS操作电路413可以顺序地激活ECS激活控制信号ECS_ACT、ECS读取控制信号ECS_RD、ECS写入控制信号ECS_WR以及ECS预充电控制信号ECS_PRE。ECS操作电路413可以基于激活的ECS读取控制信号ECS_RD接收来自ECC逻辑电路411的错误信息ERR_INFO。ECS操作电路413可以通过基于ECS命令ECS和错误信息ERR_INFO来检测码字CW的比特位中已发生错误的比特位是否可校正而激活ECS写入控制信号ECS_WR。
ECS操作电路413可以基于错误信息ERR_INFO和ECS地址ECS_ADD来生成内部弱单元信息IWC_INFO。内部弱单元信息IWC_INFO可以包括关于至少一个单元阵列中存储的码字的错误比特位的数量以及存储已发生错误比特位的码字CW的单元阵列的位置的信息。实施的ECS操作电路413生成内部弱单元信息IWC_INFO的操作与图3所示的ECS操作电路213的生成内部弱单元信息IWC_INFO的操作相同，因此在此省略了对该操作的详细描述。
寄存器415可以存储内部弱单元信息IWC_INFO。当寄存器读取命令MRR被激活时，寄存器415可以输出所存储的内部弱单元信息IWC_INFO作为弱单元信息WC_INFO。
图12是用于描述图11所示的存储器件320基于ECS命令ECS执行的ECS操作的流程图。
命令解码器401可以通过对用于执行ECS操作的命令CMD进行解码来生成ECS命令ECS(S401)。
ECS地址生成电路409通过对ECS命令ECS的输入进行计数来增加(++)ECS地址ECS_ADD的值。更具体地，当接收ECS命令ECS时，ECS地址生成电路409增加ECS列地址ECS_CADD的值。当在ECS列地址ECS_CADD的值与第N列线(图4中的CL<N>)相对应的状态下接收ECS命令ECS时，ECS地址生成电路409增加ECS行地址ECS_RADD的值。当在ECS行地址ECS_RADD的值与第M字线(图4中的WL<M>)相对应的状态下接收ECS命令ECS时，ECS地址生成电路409增加ECS存储体地址ECS_BADD的值(S403)。
数据储存电路407基于ECS存储体地址ECS_BADD的值激活第一至第L存储体207<1：L>中的一个(S405)。
ECS操作电路413通过激活ECS激活控制信号ECS_ACT来激活与ECS行地址ECS_RADD的值相对应的字线(S407)。
ECS操作电路413通过激活ECS读取控制信号ECS_RD来输出存储在单元阵列中的码字CW，该单元阵列耦接在被激活的字线和与ECS列地址ECS_CADD的值相对应的列线上(S409)。
ECC逻辑电路411可以确定码字CW的比特位中是否存在已发生错误的比特位(S411)。
当S411的确定结果指示码字CW的比特位中存在已发生错误的比特位时，ECS操作电路413通过激活ECS写入控制信号ECS_WR将已校正错误比特位的码字CW存储到单元阵列中，该单元阵列耦接在被激活的字线和与ECS列地址ECS_CADD的值相对应的列线上(S413)。
ECS操作电路413通过激活ECS预充电控制信号ECS_PRE来对与ECS行地址ECS_RADD的值相对应的字线进行去激活(S415)。
图13是用于描述在图9所示的存储系统300中执行的ECS操作的流程图。
为了执行各种内部操作，通过向存储器件320供应电源来启动存储器件320(S501)。
存储控制器310可以在每个第一设置周期将用于执行ECS操作的命令CMD传输至存储器件320。存储器件320通过对用于执行ECS操作的命令CMD进行解码来生成ECS命令(图11中的ECS)。每当生成用于执行ECS操作的ECS命令ECS时，存储器件320在顺序地增加ECS地址(图11中的ECS_ADD)的值的同时执行ECS操作(S503)。
存储控制器310检测供应给存储器件320的电源是否将被阻断(S505)。
当供应给存储器件320的电源将被阻断时，存储控制器310在每个第二设置周期连续地将用于执行ECS操作的命令CMD传输至存储器件320。存储器件320通过对用于执行ECS操作的命令CMD进行解码来生成ECS命令(图11中的ECS)。每当生成用于执行ECS操作的ECS命令ECS时，存储器件320在顺序地增加ECS地址(图11中的ECS_ADD)的值的同时执行ECS操作(S507)。
当ECS地址(图11中的ECS_ADD)具有结束值时，存储器件320向存储控制器310传输指示已完成针对所有单元阵列的ECS操作的执行的ECS结束标志ECS_END。之后，阻断对于存储器件320的电源供应。存储控制器310基于ECS结束标志ECS_END停止传输用于执行ECS操作的命令CMD(S509)。

Claims (20)

1.一种存储器件，包括：
自动错误检查刷写ECS控制电路，其基于刷新控制信号生成用于执行ECS操作的自动ECS命令；
突发ECS控制电路，其基于突发ECS命令以及ECS结束标志在每个设置周期生成用于执行所述ECS操作的内部突发ECS命令；以及
ECS地址生成电路，其：
通过对所述自动ECS命令或所述内部突发ECS命令的输入进行计数来生成用于所述ECS操作的ECS地址，以及
基于所述ECS地址的值来生成所述ECS结束标志。
2.根据权利要求1所述的存储器件，其中：
所述自动ECS控制电路每当所述刷新控制信号被接收预定的次数时来激活所述自动ECS命令，以及
所述设置周期被设置为短于所述自动ECS命令被激活的周期。
3.根据权利要求2所述的存储器件，还包括刷新控制电路，所述刷新控制电路在刷新命令被输入时或在自刷新模式中经过了刷新周期时，生成用于执行刷新操作的所述刷新控制信号。
4.根据权利要求1所述的存储器件，其中，所述突发ECS控制电路从所述突发ECS命令被激活的时间到所述ECS结束标志被激活的时间，在每个设置周期激活所述内部突发ECS命令。
5.根据权利要求4所述的存储器件，其中，所述突发ECS控制电路在基于所述刷新控制信号执行刷新操作的间隔期间，对所述内部突发ECS命令进行去激活。
6.根据权利要求1所述的存储器件，其中，所述ECS地址生成电路：
通过对所述自动ECS命令或所述内部突发ECS命令的输入进行计数而将所述ECS地址的值从所述ECS地址的开始值顺序地增加到所述ECS地址的结束值，以及
当所述ECS地址具有所述结束值时，激活所述ECS结束标志。
7.根据权利要求6所述的存储器件，其中，所述ECS地址生成电路：
通过对所述自动ECS命令的输入进行计数而将所述ECS地址的值设置为接收的所述自动ECS命令的次数，以及
当在每个设置周期接收所述内部突发ECS命令时，将所述ECS地址的值从所述接收的自动ECS命令的次数的下一个值顺序地增加到所述结束值。
8.根据权利要求6所述的存储器件，其中：
所述ECS地址包括与存储体相对应的ECS存储体地址、与所述存储体中包括的字线相对应的ECS行地址以及与所述存储体中包括的列线相对应的ECS列地址，以及
所述ECS地址生成电路包括：
ECS列地址生成电路，其：
通过对所述自动ECS命令或所述内部突发ECS命令进行计数来顺序地增加所述ECS列地址的值，以及
当所述ECS列地址的值与所述列线中的预定的列线相对应时，激活列结束标志；
ECS行地址生成电路，其：
同步于所述列结束标志而顺序地增加所述ECS行地址的值，以及
当所述ECS行地址的值与所述字线中的预定的字线相对应时，激活行结束标志；
ECS存储体地址生成电路，其：
同步于所述行结束标志而顺序地增加所述ECS存储体地址的值，以及
当所述ECS存储体地址的值与所述存储体中的预定的存储体相对应时，激活存储体结束标志；以及
ECS结束标志生成电路，其在所有所述列结束标志、所述行结束标志以及所述存储体结束标志都被激活时，激活所述ECS结束标志。
9.根据权利要求1所述的存储器件，还包括：
ECS操作电路，其：在基于所述自动ECS命令以及所述内部突发ECS命令中的一个执行所述ECS操作时，当至少一个单元阵列中存储的码字的错误比特位的数量大于阈值时生成内部弱单元信息，其中，所述内部弱单元信息包括关于所述至少一个单元阵列中存储的所述码字的所述错误比特位的数量以及所述至少一个单元阵列的位置的信息；以及
寄存器，其：
存储所述内部弱单元信息，以及
基于寄存器读取命令来输出所述内部弱单元信息作为弱单元信息。
10.一种存储系统，包括：
存储器件，其：
当接收用于连续地执行错误检查刷写ECS操作的命令时，在每个设置周期执行所述ECS操作；
当执行所述ECS操作时，顺序地增加ECS地址的值，以及
从与所述ECS地址的值相对应的单元阵列中存储的码字生成弱单元信息；以及
存储控制器，其：
通过检测供应给所述存储器件的电源是否将被阻断来生成用于连续地执行所述ECS操作的命令，以及
接收并存储所述弱单元信息。
11.根据权利要求10所述的存储系统，其中，所述存储器件基于用于执行所述刷新操作的命令以及用于进入自刷新模式的命令、每当用于执行刷新操作的刷新控制信号被生成预定的次数时来执行所述ECS操作。
12.根据权利要求10所述的存储系统，其中，所述存储器件：
通过对执行的ECS操作的次数进行计数来将所述ECS地址的值从所述ECS地址的开始值顺序地增加到所述ECS地址的结束值，以及
当所述ECS地址具有所述结束值时，将突发ECS结束标志传输至所述存储控制器，所述突发ECS结束标志指示已完成所述ECS操作的连续执行。
13.根据权利要求10所述的存储系统，其中，所述存储控制器在维持向所述存储器件供应电源的时间间隔内，当检查对于与所述ECS地址的值相对应的所有单元阵列的所述弱单元信息时生成用于连续地执行所述ECS操作的所述命令。
14.根据权利要求10所述的存储系统，其中，所述存储器件还包括：
ECS操作电路，其在所述ECS操作被执行时，当至少一个单元阵列中存储的码字的错误比特位的数量大于阈值时生成内部弱单元信息；以及
寄存器，其：
存储所述内部弱单元信息，以及
基于用于执行寄存器读取操作的命令来输出所述内部弱单元信息作为所述弱单元信息，其中，所述内部弱单元信息包括关于所述至少一个单元阵列中存储的所述码字的所述错误比特位的数量以及所述至少一个单元阵列的位置的信息。
15.一种存储系统，包括：
存储器件，其：
每当接收用于执行错误检查刷写ECS操作的命令时，顺序地增加ECS地址的值，
从与所述ECS地址的值相对应的单元阵列中存储的码字生成弱单元信息，以及
基于所述ECS地址的值来生成ECS结束标志；以及
存储控制器，其：
基于断电信号以及所述ECS结束标志在每个第一设置周期生成用于执行所述ECS操作的所述命令，其中，所述断电信号通过检测供应给所述存储器件的电源是否将被阻断来生成，以及
接收并存储所述弱单元信息。
16.根据权利要求15所述的存储系统，其中，所述存储器件：
通过对执行的ECS操作的次数进行计数来将所述ECS地址的值从所述ECS地址的开始值顺序地增加到所述ECS地址的结束值，以及
当所述ECS地址具有所述结束值时，激活所述ECS结束标志。
17.根据权利要求15所述的存储系统，其中，所述存储控制器从所述断电信号被激活的时间到所述ECS结束标志被激活的时间，在每个第一设置周期生成用于执行所述ECS操作的所述命令。
18.根据权利要求15所述的存储系统，其中，所述存储控制器在维持向所述存储器件供应电源的时间间隔内，当检查对于与所述ECS地址的值相对应的所有单元阵列的所述弱单元信息时在每个第一设置周期生成用于执行所述ECS操作的所述命令。
19.根据权利要求15所述的存储系统，其中：
所述存储控制器在维持向所述存储器件供应电源的时间间隔内，在每个第二设置周期生成用于执行所述ECS操作的所述命令，以及
所述第一设置周期被设置为短于所述第二设置周期。
20.根据权利要求15所述的存储系统，其中，所述存储器件还包括：
ECS操作电路，其在所述ECS操作被执行时，当至少一个单元阵列中存储的码字的错误比特位的数量大于阈值时生成内部弱单元信息，其中，所述内部弱单元信息包括关于所述至少一个单元阵列中存储的所述码字的所述错误比特位的数量以及所述至少一个单元阵列的位置的信息；以及
寄存器，其为：
存储所述内部弱单元信息，以及
基于用于执行寄存器读取操作的命令输出所述内部弱单元信息作为所述弱单元信息。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10127101B2 (en) * 2015-08-28 2018-11-13 Intel Corporation Memory device error check and scrub mode and error transparency
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US9928895B2 (en) * 2016-02-03 2018-03-27 Samsung Electronics Co., Ltd. Volatile memory device and electronic device comprising refresh information generator, information providing method thereof, and refresh control method thereof
KR102644275B1 (ko) 2016-05-19 2024-03-06 삼성전자주식회사 리프레쉬 리드 동작을 수행하는 불휘발성 메모리 장치를 제어하는 메모리 콘트롤러의 동작 방법
US11410715B2 (en) * 2020-11-06 2022-08-09 Micron Technology, Inc. Apparatus with refresh management mechanism
US20230083193A1 (en) * 2021-04-07 2023-03-16 Intel Corporation Uncorrectable memory error prediction

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