CN116235180A - 智能卡的预层合嵌体、形成智能卡的预层合嵌体的方法、以及智能卡 - Google Patents

智能卡的预层合嵌体、形成智能卡的预层合嵌体的方法、以及智能卡 Download PDF

Info

Publication number
CN116235180A
CN116235180A CN202080105377.7A CN202080105377A CN116235180A CN 116235180 A CN116235180 A CN 116235180A CN 202080105377 A CN202080105377 A CN 202080105377A CN 116235180 A CN116235180 A CN 116235180A
Authority
CN
China
Prior art keywords
chip
laminated
dummy
laminated inlay
contact pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080105377.7A
Other languages
English (en)
Inventor
L·克莱姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Linxens Holding SAS
Original Assignee
Linxens Holding SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Linxens Holding SAS filed Critical Linxens Holding SAS
Publication of CN116235180A publication Critical patent/CN116235180A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07722—Physical layout of the record carrier the record carrier being multilayered, e.g. laminated sheets
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/07773—Antenna details
    • G06K19/07777—Antenna details the antenna being of the inductive type
    • G06K19/07779—Antenna details the antenna being of the inductive type the inductive antenna being a coil
    • G06K19/07783—Antenna details the antenna being of the inductive type the inductive antenna being a coil the coil being planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Wire Bonding (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

本公开在各个方案中提供了智能卡的预层合嵌体、形成智能卡的预层合嵌体的方法以及具有这种预层合嵌体的卡本体的智能卡。根据本文的一些实施方式，智能卡的预层合嵌体包括预层合嵌体衬底和芯片，该预层合嵌体衬底具有设置在预层合嵌体衬底的第一主表面上的IC着陆区域，该IC着陆区域具有至少一个接触垫和至少一个虚设岛，其中至少一个接触垫与布线在预层合嵌体衬底中或上的至少一条导线电气联接，该芯片具有配置在芯片的第二主表面上的至少一个接触元件，其中至少一个接触元件与至少一个接触垫电连接。将芯片倒装芯片接合到预层合嵌体衬底，使得第一主表面和第二主表面彼此面对，并且芯片至少部分地覆盖至少一个接触垫。在本文中，至少一个虚设岛和至少一个接触垫分别代表用于预层合嵌体衬底上的芯片的支撑件。

Description

智能卡的预层合嵌体、形成智能卡的预层合嵌体的方法、以及 智能卡
技术领域
本发明涉及智能卡的预层合嵌体(prelam body)、形成智能卡的预层合嵌体的方法以及具有带这种预层合嵌体的卡本体的智能卡。
背景技术
通常，智能卡是复杂系统的组成部分，其中智能卡根据智能卡的预期应用经由一个或多个接口与复杂系统的其他实体交互。智能卡的特性特征是嵌入智能卡中的用于传输、存储和处理数据的集成电路。例如，常规的智能卡可以配备有存储器和/或处理器和/或天线。此外，智能卡可以是接触型、非接触型或混合型。
由于智能卡是用户通常在手中具有的唯一部件，因此正在进行的任务是开发将与各种类型的应用相关联的功能合并到单个智能卡中的多功能卡。已经为接触型、非接触型或混合型的智能卡开发了若干标准。这些标准明确规定了对智能卡及其部件的结构和性能的严格要求。尤其地，相关的ISO/IEC标准对于智能卡特别重要，这是因为这些标准基于广泛的国际共识，并且限定智能卡的基本属性，使得智能卡与全世界的大量卡终端能兼容。因此，在任何智能卡制造工艺中都要严格遵守相关的ISO/IEC标准，以确保所制造的智能卡符合相关的ISO/IEC标准。因此，假定本领域技术人员知道相关的ISO/IEC标准，并且在开发智能卡时会考虑这些标准。
尤其地，智能卡是使用在ISO/IEC标准7810“识别卡-物理特性”中限定的ID-1规格的识别卡的系列中最年轻的成员。该标准明确规定了识别卡的物理特性，包括其材料属性、如柔韧性和耐温性，以及三种不同卡规格的尺寸：ID-1、ID-2和ID-3。ISO 7816-I系列的智能卡标准基于ID-1卡规格，通常用于数百万人使用的支付卡。在一些应用中，尤其是例如在不需要磁条卡(如所谓的ID-000规格的SIM卡)的应用中也建立了其他规格。
当前的智能卡通常具有类似于信用卡的尺寸。智能卡的典型大小由ISO/IEC 7810标准的ID-1给出，该标准限定了标称为85.60mm×53.98mm(3.37英寸×2.13英寸)的卡。另一常见的大小是ID-000，其标称为25mm×15mm(0.98英寸×0.59英寸)并且通常用于SIM卡中。在每种情况下都给出厚度约为0.76mm(0.030英寸)。相应地，智能卡的大小被认为是标准化的，并且因此即使待集成到智能卡中的特征的数量不断增加也不会改变智能卡的大小。因此，当增加触点和互连部的数量时，必须按比例调整互连部的大小，以实现将数量不断增加的触点和互连部集成到卡本体中。在卡本体中在集成的特征和集成的电路之间提供高质量的电气互连部并且在智能卡的长期使用期间确保可靠的互连成为问题。
关于本文所用的表述“预层合嵌体”，应理解为代表具有预层压在一起的多层绝缘材料、如PVC的预层压本体。该预层压本体代表在制造智能卡期间获得的中间产品。例如，可以通过将热塑性材料的不同层熔合在一起成为单个均质的片材本体来获得说明性的预层合嵌体，从而将具有至少一个触点和/或互连部的衬底嵌入预层合嵌体中。例如，“预层合嵌体”可以被认为是在智能卡的制造期间获得的单片结构，该结构可能具有在其物理本体内形成的接线结构。应当注意，电子模块的整体的集成仅在智能卡的制造期间的后续阶段中完成。
关于表述“智能卡的本体”，在本说明书中提及的该表述是指智能卡的物理本体。例如，根据智能卡的制造期间的阶段，在制造期间的给定阶段的智能卡的本体代表在制造期间的给定阶段的智能卡的物理本体，其仅包括在制造期间的给定阶段物理地构成智能卡的物理元件。在另一实施例中，最终完成的智能卡的本体可以被理解为包括预层合嵌体和集成在其中的至少一个特征模块。
关于表述“卡本体”，该表述是指具有顶层和/或底层以及安装到该处的一个或多个可选的补偿层的预层合嵌体。尤其地，卡本体可以代表在处于制备预层合嵌体之后并且处于完成将电子模块的整体集成到智能卡的本体中之前的阶段在智能卡的制造中的智能卡的本体。换言之，卡本体可以代表在制造阶段的智能卡的本体，在该制造阶段，在待并入智能卡中的电子模块的整体完全集成到卡本体中之前，本体的几何尺寸符合根据用于智能卡的ISO标准所限定的几何尺寸。
“智能卡”被认为是代表在完成待并入智能卡中的电子模块的整体集成之后获得的最终产品。
参考图1，以剖视图示意性地示出了常规智能卡的常规预层合嵌体。在如图1所示的制造期间的阶段中，预层合嵌体1具有预层合嵌体衬底2，该预层合嵌体衬底配备有设置在预层合嵌体衬底2的主表面5的IC着陆区域中的两个IC着陆元件3、4。芯片6根据倒装芯片技术安装到预层合嵌体衬底2，使得芯片6的具有设置在其中的接触柱9、10的主表面7面向预层合嵌体衬底2的主表面5。在芯片6和预层合嵌体衬底2之间的空间填充有粘合剂材料8。
IC着陆元件3、4被设置为在预层合嵌体衬底2的主表面5上的大面积接触垫，用于在倒装芯片接合期间可靠地接触芯片6的接触柱9、10。然而，粘合剂材料8(其在将芯片6安装到预层合嵌体衬底2之前预沉积)具有给定的厚度，这导致芯片6的弯曲，因为过多的粘合剂材料8积聚在芯片6和预层合嵌体衬底2的接触垫3、4之间。所致的粘合剂材料8在芯片6和预层合嵌体衬底2之间的不均匀分布在后续的处理步骤中引发在粘合剂材料8的固化期间产生问题的风险。例如，有可能不期望的应力被强加到芯片6上。即使当试图将粘合剂材料8从芯片6下方挤出到预层合嵌体衬底2上时，也不可能获得平面的芯片模块和粘合剂材料8在芯片6和预层合嵌体衬底2之间的均匀分布。当试图通过在预层合嵌体衬底2上的IC着陆区域中沉积较少的粘合剂材料8来减小积聚的粘合剂材料8的厚度时，导致在芯片6和预层合嵌体衬底2之间的接合力降低。
发明内容
鉴于上述情况，目的是提供一种智能卡的预层合嵌体，其在智能卡的芯片和预层合嵌体衬底之间具有均匀分布的粘合剂材料，从而能实现在芯片和预层合嵌体衬底之间的改进的接合，而没有芯片在倒装芯片接合期间经受不期望的机械应力和/或破坏性制造工艺的风险。
在本公开的各个方案中解决了上述问题和实现了上述目的，其中一些方案涉及根据独立权利要求1的智能卡的预层合嵌体，一些方案涉及根据独立权利要求11的形成智能卡的预层合嵌体的方法，并且一些方案涉及根据权利要求21的智能卡。在从属权利要求2至10、12至20和22中限定了更有利的实施方式。
在本公开的第一方案中，提供了一种智能卡的预层合嵌体。根据本文的说明性的实施方式，预层合嵌体包括预层合嵌体衬底和芯片，预层合嵌体衬底具有设置在预层合嵌体衬底的第一主表面上的IC着陆区域，该IC着陆区域具有至少一个接触垫和至少一个虚设岛(dummy island)，其中至少一个接触垫与布线在预层合嵌体衬底中或上的至少一条导线电气联接，该芯片具有配置在芯片的第二主表面上的至少一个接触元件，其中至少一个接触元件与至少一个接触垫电连接。芯片被倒装芯片接合到预层合嵌体衬底，使得第一主表面和第二主表面彼此面对，并且芯片至少部分地覆盖至少一个接触垫。在本文中，至少一个虚设岛和至少一个接触垫分别代表用于芯片在预层合嵌体衬底上的支撑件。借助至少一个虚设岛，可以在倒装芯片接合期间更均匀地分布粘合剂材料，从而避免粘合剂材料在芯片下方的积聚。虚设岛和接触垫由于岛和接触垫之间的间隔可以引出任何过量的粘合剂材料。此外，由于具有间隔的虚设岛和接触垫提供的增加的表面，芯片和预层合嵌体衬底之间的接合力增加。
在本公开的第二方案中，提供了一种形成智能卡的预层合嵌体的方法。根据本文的一些说明性的实施方式，该方法包括：制备预层合嵌体衬底，在预层合嵌体衬底的第一主表面中或上设置IC着陆区域，其中在第一主表面中或上形成至少一个接触垫和至少一个虚设岛，其中至少一个接触垫与布线在预层合嵌体衬底中或上的至少一条导线电气联接。该方法还包括：制备具有配置在芯片的第二主表面上的至少一个接触元件的芯片，以及将芯片倒装芯片接合到预层合嵌体衬底，以使至少一个接触元件与至少一个接触垫电连接。第一主表面和第二主表面彼此面对。芯片至少部分地覆盖至少一个虚设岛和至少一个接触垫。借助至少一个虚设岛，可以更均匀地分布在倒装芯片接合期间施加的粘合剂材料，从而避免粘合剂材料在芯片下方的积聚。虚设岛和接触垫由于岛和接触垫之间的间隔可以引出任何过量的粘合剂材料。此外，由于具有间隔的虚设岛和接触垫提供的增加的表面，芯片和预层合嵌体衬底之间的接合力增加。
根据第一方案和/或第二方案的一些说明性的实施方式，多个虚设岛可以以配置图案与至少一个接触垫相邻地配置在IC着陆区域中，其中芯片至少部分地覆盖虚设岛中的至少一些虚设岛。与至少一个接触垫相邻地设置以配置图案配置的多个虚设岛有利地影响接合力，并且导致在接合工艺期间施加的粘合剂材料的更均匀的分布。至少部分地覆盖虚设岛的芯片确保了芯片在预层合嵌体衬底上具有足够的支撑。
根据这些说明性的实施方式的一些说明性实施例，配置图案可以具有多边形边界。相应地，可以以重复的方式容易地提供配置图案，并且可以容易地使配置图案容易地适应不同的芯片大小。
根据这些说明性的实施方式的一些说明性的实施例，多个虚设岛中的至少一些虚设岛可以形成为柱形形状，该柱形形状在第一主表面上延伸到的高度水平与至少一个接触垫在第一主表面上延伸到的高度水平基本上相同。相应地，在制备预层合嵌体时，可以容易地制造虚设岛。
根据这些说明性的实施方式的一些说明性的实施例，多个虚设岛中的至少一些虚设岛可以形成为鳍形状，该鳍形状在第一主表面上延伸到的高度水平与至少一个接触垫在第一主表面上延伸到的高度水平基本上相同。鳍形的虚设岛不太容易受到机械损害，并且为预层合嵌体衬底上的芯片提供改进的支撑。
根据这些说明性的实施方式的一些说明性的实施例，配置图案可以是IC着陆区域中的虚设岛的规则的网格状图案。因此，可以以重复的方式容易地制造虚设图案的规则的网格状图案，并且也可以在芯片和预层合嵌体衬底之间提供明确限定的接合力。
根据第一方案和/或第二方案的一些说明性的实施方式，至少一个接触垫和至少一条导线可以配置在预层合嵌体衬底中和/或上，以侧向地包围IC着陆区域中的至少一个虚设岛。
根据第一方案的一些说明性的实施方式，粘合剂材料可以夹在芯片和预层合嵌体衬底之间，其中粘合剂材料可以是例如各向异性导电膜(ACF)或各向异性导电胶(ACP)或非导电胶(NCP)。
根据第二方案的一些说明性的实施方式，可以在倒装芯片接合期间在芯片和预层合嵌体衬底之间提供粘合剂材料，其中粘合剂材料可以是例如各向异性导电膜(ACF)或各向异性导电胶(ACP)或非导电胶(NCP)。
根据第一方案和/或第二方案的一些说明性的实施方式，至少一个虚设岛可以由导电材料形成。相应地，虚设岛可以具有有利的机械属性，并且可以根据用于制造接触垫的技术来形成。
根据第一方案和/或第二方案的一些说明性的实施方式，至少一个虚设岛可以形成在第一主侧的绝缘材料层上。相应地，可以避免短路(当芯片的接触元件与至少一个虚设岛意外接触时出现短路)的风险。
在本公开的第三方案，提供了一种智能卡。根据第三方案的一些说明性的实施方式，智能卡包括具有第一方案的预层合嵌体的卡本体和集成到卡本体中的电模块，其中电模块电气联接到至少一个接触垫。例如，电模块可以是天线线圈。
根据本公开的各个方案的一些特殊的说明性、但非限制性的实施例，芯片可以被理解为代表裸晶片，或者为封装形式的或为至少封装封装形式的晶片。
附图说明
将在下面的详细说明中结合附图更详细地描述本公开的其他方案和说明性的实施方式，其中附图未按比例绘制。
图1以剖视图示意性地示出了常规的预层合嵌体。
图2以剖视图示意性地示出了根据本公开的一些说明性的实施方式的预层合嵌体。
图3以俯视图示意性地示出了根据本公开的一些说明性的实施方式的IC着陆区域。
图4以俯视图示意性地示出了根据本公开的一些其他说明性的实施方式的IC着陆区域。
图5以俯视图示意性地示出了根据本公开的一些其他说明性的实施方式的IC着陆区域。
图6以俯视图示意性地示出了根据本公开的一些其他说明性的实施方式的IC着陆区域。
具体实施方式
参考图2，将描述根据本公开的一些说明性的实施方式的预层合嵌体20。预层合嵌体20是制造中的智能卡的预层合嵌体，并且包括预层合嵌体衬底22，该预层合嵌体衬底具有设置在预层合嵌体衬底22的第一主表面21上的IC着陆区域。如本文所用，IC着陆区域代表第一主表面21的表面部分，在其中形成有至少一个接触垫和至少一个虚设岛。
根据本公开的一些说明性的实施方式，预层合嵌体20还包括多个接触垫。参照图2，多个接触垫由都形成在第一主表面21中的接触垫23a和接触垫23b提供。预层合嵌体20还包括形成在第一主表面21中的多个虚设岛。根据图2并且出于说明目的，多个虚设岛中的一些虚设岛在图2的图示中由附图标记表示，例如虚设岛24a、24b、24c和24d。
在参考图2所描绘的说明性的实施方式中，虚设岛24b和24c可以参照至少一个方向、优选参照由在接触垫23a和23b之间勾画的尽可能短的线给出的方向侧向地被接触垫23a和23b包围。如本文所用，表述“虚设岛侧向地被接触垫包围”是指接触垫配置在虚设岛的两侧或更多侧。
根据本公开的一些说明性的实施方式，接触垫23a和23b可以由导电材料提供，该导电材料在预层合嵌体衬底22的第一主表面21上被沉积和被图案化。接触垫可以与至少一条导线(未图示)电气联接，该导线可以在预层合嵌体衬底22内被设置为接线结构；或者借助设置在第一主表面21上的导线电气联接。例如，传导垫23a和23b连同导线(未图示)可以由铝或铜提供。
根据本公开的一些说明性的实施方式，并且如图2所示，可以侧向地包围接触垫23a和23b的配置设置一个或多个虚设岛。例如，接触垫23a侧向地被虚设岛24a和24b包围。例如，接触垫23b可以侧向地被虚设岛24c和24d包围。然而，这不对本公开构成任何限制，并且接触垫23a和23b中的至少一个可以侧向地不被虚设岛包围。如本文所用，表述“接触垫侧向地被虚设岛包围”是指虚设岛配置在接触垫的两侧或更多侧。
根据本公开的一些说明性的实施方式，虚设岛24可以由导电材料形成，例如与形成接触垫23a和23b的材料相同的材料。这不对本公开构成任何限制，并且本领域技术人员将理解，虚设岛24可以由绝缘材料形成。
根据一些说明性的实施例，虚设岛24可以由传导材料制成，并且预层合嵌体衬底22的最上层(未图示)(即，预层合嵌体衬底22的第一主表面21处的材料)可以由电绝缘材料制成。在这些说明性的实施例中，虚设岛24可以是电气浮动的，尤其是不连接到存在于预层合嵌体衬底22中的任何导线或垫。
根据一些替选的实施例，虚设岛中的至少一些虚拟岛可以彼此电气连接，使得可以通过一个或多个虚设岛来补偿关于接触垫的可能未对准的公差。在虚设岛与存在于预层合嵌体衬底中的任何垫和导线电气隔离的情况下，虚设岛可以降低由在芯片与IC着陆区域中的预层合嵌体衬底的未对准的接合引起的意外短路的风险。
根据本公开的一些说明性的实施方式，接触垫23a、23b和虚设岛24可以参照预层合嵌体衬底22的第一主表面21基本上延伸到共同的高度水平。术语“基本上”可以表明与共同高度的偏差的可接受公差。
继续参照图2，具有配置在芯片25的第二主表面26上的接触元件27a和27b的芯片25被倒装芯片接合到预层合嵌体衬底22，使得第一主表面21和第二主表面26彼此面对。由于倒装芯片接合，接触元件27a和27b与预层合嵌体衬底22的接触垫23a和23b接触。当将芯片25接合到预层合嵌体衬底22时，芯片25配置在接触垫23a和23b以及虚设岛24上，使得芯片25至少部分地覆盖虚设岛24和接触垫23a、23b。由于任一虚设岛至少部分地被芯片25覆盖，因此这并非将本公开限制为任一虚设岛至少部分地被芯片25覆盖，因此不排除图2中的虚设岛24a和24b未被图2的预层合嵌体20中的芯片25遮盖。
根据一些说明性的实施例方式，粘合剂材料28可以夹在芯片25和预层合嵌体衬底22之间。例如，粘合剂材料可以是各向异性导电膜(ACF)或各向异性导电胶(ACP)或非导电胶(NCP)或通常在倒装芯片技术中使用的任何树脂。由于虚设岛24设置为与接触垫23a、23b相邻，例如沿着接触垫23a和23b之间的连接方向设置在接触垫23a、23b之间，粘合剂材料28可以均匀地分布在预层合嵌体衬底22和芯片25之间。相应地，实现了图2的芯片25在预层合嵌体20中的基本上平面的构造。此外，虚设岛24增加了预层合嵌体衬底22的表面，从而增加了在芯片25和预层合嵌体衬底22之间的倒装芯片接合中的接合力。
继续参照图2，虚设岛24可以配置成如下配置图案，使得至少在接触垫23a和23b之间的连接方向上，虚设岛24相对于彼此和接触垫23a、23b等距地配置。然而，这不对本公开构成任何限制，并且在两个相邻的虚设岛之间可以存在变化的间隔。
根据一些说明性的实施方式，可以通过如下方式形成图2的预层合嵌体20：制备可以被切割成智能卡的适当大小的预层合嵌体衬底22例如作为预层压衬底本体；在预层合嵌体衬底22的第一主表面21上设置IC着陆区域，其中至少一个接触垫23a、23b和至少一个虚设岛24形成在第一主表面21中。至少一个接触垫23a、23b与布线在IC着陆区域中的至少一条导线(未图示)电气联接。此外，芯片25被制备具有配置在芯片25的第二主表面26上的至少一个接触元件27a、27b。然后，执行芯片25与预层合嵌体衬底22的倒装芯片接合，以使至少一个接触元件27a、27b与至少一个接触垫23a、23b电连接。第一主表面21和第二主表面26在芯片25与预层合嵌体衬底22的倒装芯片接合中彼此面对。芯片25至少部分地覆盖至少一个虚设岛24和至少一个接触垫23a、23b。
尽管图2示意性地图示了多个接触垫23a、23b和多个虚设岛24，但这并不对本公开构成任何限制，并且替代地可以设置接触垫23a、23b中的一个接触垫和虚设岛24中的一个虚设岛。
参照图3，示意性地示出了预层合嵌体衬底(未图示)的IC着陆区域30的俯视图。IC着陆区域30包括触点图案32和触点图案34。触点图案32包括接触垫32a，而触点图案34包括接触垫34a和接触垫34b。尽管针对触点图案32示出了仅一个接触垫，并且针对触点图案34示出了两个接触垫，但通常触点图案32、34中的每一个触点图案可以具有任意数量的接触垫。尽管示出了仅两个触点图案32、34，但是可以设置任意数量的触点图案，例如单个触点图案或多于两个的触点图案。
根据一些说明性的实施方式，触点图案32、34中的一个触点图案可以用于连接到芯片的接触元件(在图3中由具有虚线的框35标示)以及用于连接到不同的电模块和/或电子模块(未图示)或芯片。例如，触点图案32、34可以与天线线圈的端子电气联接，用于将芯片35联接到天线线圈(未图示)。
如图3所示，多个虚设岛36形成在触点图案32、34之间，使得多个虚设岛36侧向地被触点图案32、34包围。相应地，多个虚设岛36被认为侧向地被接触垫32a、34a和34b包围。
根据图3中的图示，接触垫32a通过导线32b连接在触点图案32中。例如，可以借助导线32b将端子垫32t联接到接触垫32a。类似地，接触垫34a可以经由导线34c联接到触点图案34的端子垫34t，而接触垫34b经由导线34d电气联接到端子垫34t。导线的数量不对本公开构成任何限制，并且本领域技术人员将理解，接触垫可以通过串联和/或并联连接的任意数量的接触垫和导线联接到端子垫。
根据一些说明性的实施方式并且如本公开的图3所示，多个虚设岛36可以以根据虚设岛的规则的、网格状图案的配置图案配置。这是指多个虚设岛36可以以规则的、矩阵状图案配置，使得在两个正交方向上的相邻的虚设岛以距彼此相同的距离配置。图3所示的多个虚设岛36的配置可以具有矩形形式的边界。例如，多个虚设岛36可以配置成M行，每行内有N个虚设岛。数字M和N是自然数，均大于0。例如，在M＝N＝1的情况下，可以存在单个虚设岛，而不是图3所示的多个虚设岛36。该单个虚设岛可以配置成与图3的俯视图中的芯片35的重心重合。替选地，该单个虚设岛可以在图3的俯视图中与在触点图案32的接触垫和触点图案34的接触垫之间勾画的线的中心重合。
在图3的图示中，虚设岛设置成具有圆形表面的柱形形状。这不对本公开构成任何限制，并且替代地可以选择图3的俯视图中具有不规则形式的柱形形状的虚拟岛。
参照图4，示意性地图示了根据本公开的一些其他说明性的实施方式的IC着陆区域40的俯视图。IC着陆区域40具有对应于图3中的触点图案32和34的触点图案42和44。这不对本公开构成任何限制，并且触点图案42和44在图4的俯视图中可以具有不同的几何形状。相应地，如上文在图3的背景下呈现的触点图案32和34的描述直接适用于触点图案42和44、尤其是接触垫42a、44a、44b和导线42b、44c、44d。芯片在图4的俯视图中由具有虚线的框45标示。
图4示出了多个虚设岛46，多个虚设岛46包括鳍形的虚设岛46a、46b和46c，以及柱形的虚设岛46d、46e和46f。相应地，多个虚设岛46可以包括两组虚设岛，鳍形的虚设岛46a和46b以及柱形的虚设岛46d、46e和46f。如图4的示意性俯视图所标示的，每组虚设岛内的虚设岛可以具有不同的大小。例如，鳍部46a和46c可以具有比鳍形的虚设岛46b大的长度尺寸(在图4的俯视图中沿着代表最长尺寸的长度方向测量)。此外，鳍形的虚设岛46a、46c可以配置成其长度方向彼此平行，同时与鳍形的虚设岛46b的长度方向正交。
如图4所示，柱形的虚设岛46d、46e和46f的直径可以不同。例如，虚设岛46d可以具有比虚设岛46b和46f中的每一个虚设岛小的直径，并且在图4的俯视图中配置在或靠近靠近或在芯片45的重心的位置点的虚设岛46d可以具有比虚设岛46e和46f小的直径。这些虚设岛与芯片45的重心的间隔比虚设岛46d相对于芯片45的重心的间隔更远。相应地，可以实现芯片45在虚设岛46上的稳定支撑。此外，各个虚设岛之间的间隔能使得粘合剂材料(未图示)更均匀地分布在虚设岛46之间的空间中。
参照图5，示意性地图示了根据本公开的一些其他说明性的实施方式的IC着陆区域50的俯视图。IC着陆区域50具有两个触点图案52和54，其基本上对应于如上文参考图3和图4所描述的触点图案42、44和32、34。相应地，对上文触点图案32、34和42、44的描述在此通过引用并入。
图5示意性地图示了配置在触点图案52、54之间的多个虚设岛56。多个虚设岛56中的虚设岛具有基本上柱形的形状，然而在图5的俯视图中在它们的形式上与圆柱体柱形的形状有所偏差，但是实现了柱形形状的一般形式。此外，多个虚设岛56配置成由规则的多边形图组成的配置图案，例如虚设岛56的类似于蜂巢的六边形子配置。
参照图6，以俯视图示意性地示出了根据一些其他说明性的实施方式的IC着陆区域60。图6的IC着陆区域60具有相对于图3至图5所示的实施方式的替选形状的两个触点图案62和64。
根据图6中的图示，触点图案62具有借助两条导线62b和62c与接触垫62a连接的端子垫62t。类似地，触点图案64可以具有借助两条导线64b和64c与接触垫64a连接的端子垫64t。导线64b、64c、62b、62c侧向地包围多个虚设岛，该虚设岛通过分离两组66'和66”的导线62b和64b被分离成两组66'和66”。在组66'和66”中的每一组内，虚设岛以规则的网格图案配置，并且组66'和66”中的每一组的边界为多边形形状。多边形形状可以由导线和触点图案中的每一个触点图案的接触垫提供。这不对本公开构成任何限制，并且图6中所示的虚设岛可以由图4中所示或如图5中所示的虚设岛代替。
在图6的背景下芯片(未图示)可以被放置，使得芯片(未图示)与端子垫62t和64t之间的空间对准，可能部分地与端子垫62t和64t重叠。
在上述实施方式的背景下以及在图1至图6中的任一个图的背景下，芯片通常可以具有至少1×1mm2、如至少2×2mm2或至少3×3mm2或至少4×4mm2或至少5×5mm2的大小。在特殊的说明性的实施例中，芯片可以具有约1×1mm2、如约2×2mm2或约3×3mm2或约4×4mm2或约5×5mm2或这些值之间的每个值的大小。
参考上文关于图2至图6中的任一个图描述的实施方式，提出了提供智能卡的预层合嵌体的预层合嵌体衬底，其在用于芯片的接触元件的IC着陆区域中具有至少一个接触垫和至少一个虚设岛，使得IC着陆区域被划分成至少一个虚设岛和至少一个接触垫。然后，粘合剂材料(例如，如ACF、ACP或NCP等的粘合剂)可以以虚设岛和接触垫(标准18/36μm铜/10或39μm铝)的厚度填充虚设岛周围的空间。提出了以N配置图案和/或用不同的形状配置多个虚设岛。
根据本公开的一些说明性的实施方式，在其中虚设岛与预层合嵌体衬底中的任何传导元件电隔离，避免了芯片的凸块或开放垫之间的意外短路。通常，虚设岛可以具有在俯视图中与规则的圆形或矩形不同的形状，并且可以代表任何任意的可蚀刻的形状。可以确定虚设岛的形状和配置，以能够在预层合嵌体的IC着陆区域中稳定地支撑芯片，并且避免在智能卡的制造中的进一步处理期间芯片和/或虚设岛的断裂。
根据上述实施方式中的至少一些实施方式，虚设岛能够在制造智能卡时在芯片与预层合嵌体衬底的倒装芯片接合中为粘合剂材料设定最小厚度。此外，虚设岛有助于在芯片和预层合嵌体衬底之间更均匀地分布粘合剂材料，并且在倒装芯片接合工艺的热模式中在最终接合期间挤出过多的粘合剂材料。此外，隔离的虚设岛能够避免与设置在芯片上的凸块或开放垫发生短路。
在本公开的完整讲述之后，本领域技术人员将理解，芯片与预层合嵌体衬底的接合在上述公开中不是限制性的。在形成芯片模块时，可以在芯片与载体的倒装芯片接合中实现上述实施方式。例如，这种芯片模块可以集成到智能卡的预层合嵌体衬底中，或者在理解表述“预层合嵌体”的替选方式中，该术语可以被理解为代表在将芯片倒装芯片接合到载体之后获得的芯片模块，该芯片模块在智能卡的后续制造中集成到智能卡的卡本体中。
根据一些说明性的实施方式，在传导垫之间的虚设岛的配置可以被设计成避免断裂线。本领域技术人员将理解，鉴于考虑到优化裸晶片在基底衬底上的稳定支撑，可以改变如图4至图6中明确示出的虚设岛的配置，以避免倒装芯片接合到基底衬底的裸晶片对断裂不敏感的部分。

Claims (22)

1.一种智能卡的预层合嵌体，所述预层合嵌体包括：
预层合嵌体衬底，所述预层合嵌体衬底具有设置在所述预层合嵌体衬底的第一主表面上的IC着陆区域，所述IC着陆区域具有至少一个接触垫和至少一个虚设岛，其中所述至少一个接触垫与布线在所述预层合嵌体衬底中或上的至少一条导线电气联接；以及
芯片，所述芯片具有配置在所述芯片的第二主表面上的至少一个接触元件，所述至少一个接触元件与所述至少一个接触垫电连接，
其中所述芯片被倒装芯片接合到所述预层合嵌体衬底，使得所述第一主表面和所述第二主表面彼此面对，并且所述芯片至少部分地覆盖所述至少一个接触垫。
2.根据权利要求1所述的预层合嵌体，其中多个虚设岛以配置图案与所述至少一个接触垫相邻地配置在所述IC着陆区域中，并且其中所述芯片至少部分地覆盖所述虚设岛中的至少一些虚设岛。
3.根据权利要求2所述的预层合嵌体，其中所述配置图案具有多边形边界。
4.根据权利要求2或3所述的预层合嵌体，其中所述多个虚设岛中的至少一些虚设岛形成为柱形形状，所述柱形形状在所述第一主表面上延伸到的高度水平与所述至少一个接触垫在所述第一主表面上延伸到的高度水平基本上相同。
5.根据权利要求2至4中任一项所述的预层合嵌体，其中所述多个虚设岛中的至少一些虚设岛形成为鳍形状，所述鳍形状在所述第一主表面上延伸到的高度水平与所述至少一个接触垫在所述第一主表面上延伸到的高度水平基本上相同。
6.根据权利要求2至5中任一项所述的预层合嵌体，其中所述配置图案是所述IC着陆区域中的虚设岛的规则的网格状图案。
7.根据权利要求1至6中任一项所述的预层合嵌体，其中所述至少一个接触垫和所述至少一条导线配置在所述预层合嵌体衬底中和/或上，以侧向地包围所述IC着陆区域中的所述至少一个虚设岛。
8.根据权利要求1至7中任一项所述的预层合嵌体，还包括夹在所述芯片和所述预层合嵌体衬底之间的粘合剂材料，其中所述粘合剂材料优选地是各向异性导电膜或各向异性导电胶或非导电胶。
9.根据权利要求1至8中任一项所述的预层合嵌体，其中所述至少一个虚设岛由导电材料形成。
10.根据权利要求9所述的预层合嵌体，其中所述至少一个虚设岛形成在所述第一主侧的绝缘材料层上。
11.形成智能卡的预层合嵌体的方法，包括：
制备预层合嵌体衬底，
在所述预层合嵌体衬底的第一主表面上设置IC着陆区域，其中在所述第一主表面中形成至少一个接触垫和至少一个虚设岛，其中所述至少一个接触垫与布线在所述IC着陆区域中的至少一条导线电气联接；
制备具有配置在所述芯片的第二主表面上的至少一个接触元件的芯片，以及
将所述芯片倒装芯片接合到所述预层合嵌体衬底，以使所述至少一个接触元件与所述至少一个接触垫电连接，其中所述第一主表面和所述第二主表面彼此面对，并且其中所述芯片至少部分地覆盖所述至少一个接触垫。
12.根据权利要求11所述的方法，其中多个虚设岛以配置图案与所述至少一个接触垫相邻地形成在所述IC着陆区域中，并且其中所述芯片至少部分地覆盖所述虚设岛中的至少一些虚设岛。
13.根据权利要求12所述的方法，其中所述配置图案具有多边形边界。
14.根据权利要求12或13所述的方法，其中所述多个虚设岛中的至少一些虚设岛形成为柱形形状，所述柱形形状在所述预层合嵌体的所述第一主表面上延伸到的高度水平与所述至少一个接触垫在所述预层合嵌体的所述第一主表面上延伸到的高度水平基本上相同。
15.根据权利要求12至14中任一项所述的方法，其中所述多个虚设岛中的至少一些虚设岛形成为鳍形状，所述鳍形状在所述预层合嵌体的所述第一主表面上延伸到的高度水平与所述至少一个接触垫在所述预层合嵌体的所述第一主表面上延伸到的高度水平基本上相同。
16.根据权利要求12至15中任一项所述的方法，其中所述配置图案是所述IC着陆区域中的虚设岛的规则的网格状图案。
17.根据权利要求11至16中任一项所述的方法，其中所述至少一个接触垫和所述至少一条导线配置在所述预层合嵌体衬底中和/或上，以侧向地包围所述IC着陆区域中的所述至少一个虚设岛。
18.根据权利要求11至17中任一项所述的方法，还包括：在所述倒装芯片接合期间在所述裸晶片和所述预层合嵌体衬底之间提供粘合剂材料，其中所述粘合剂材料优选地是各向异性导电膜或各向异性导电胶或非导电胶。
19.根据权利要求11至18中任一项所述的方法，其中所述至少一个虚设岛由导电材料形成。
20.根据权利要求19所述的预层合嵌体，其中所述至少一个虚设岛形成在所述第一主侧的绝缘材料层上。
21.一种智能卡，包括：
具有根据权利要求1至10中任一项所述的预层合嵌体的卡本体；和
集成到所述卡本体中的电模块，
其中所述电模块电气联接到所述至少一个接触垫。
22.根据权利要求21所述的智能卡，其中所述电模块是天线线圈。
CN202080105377.7A 2020-09-25 2020-09-25 智能卡的预层合嵌体、形成智能卡的预层合嵌体的方法、以及智能卡 Pending CN116235180A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/IB2020/000793 WO2022064233A1 (en) 2020-09-25 2020-09-25 Prelam body of a smart card, method of forming a prelam body of a smart card, and smart card

Publications (1)

Publication Number Publication Date
CN116235180A true CN116235180A (zh) 2023-06-06

Family

ID=73198350

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080105377.7A Pending CN116235180A (zh) 2020-09-25 2020-09-25 智能卡的预层合嵌体、形成智能卡的预层合嵌体的方法、以及智能卡

Country Status (4)

Country Link
US (1) US20230359856A1 (zh)
EP (1) EP4217926A1 (zh)
CN (1) CN116235180A (zh)
WO (1) WO2022064233A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621703B2 (en) * 1998-10-07 2003-09-16 Electro-Dyn Electronics Corporation Automotive bridge rectifier assembly with thermal protection
US8881373B1 (en) * 2008-03-11 2014-11-11 Impinj, Inc. Assembling a radio frequency identification (RFID) tag precursor
DE102008035522A1 (de) * 2008-07-30 2010-02-04 Mühlbauer Ag Verfahren zur Herstellung einer Vorrichtung zur drahtlosen Kommunikation bzw. eines Prelaminats für eine solche Vorrichtung
JP2013524364A (ja) * 2010-04-05 2013-06-17 イノベイティア インコーポレイテッド 電子カードおよびタグのためのプレラミネーションコアならびにプレラミネーションコアの製造方法
US9935038B2 (en) * 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
CN107085740A (zh) * 2017-05-11 2017-08-22 金邦达有限公司 一种具有金属光泽的智能卡及其制备方法
FR3086099B1 (fr) * 2018-09-18 2022-12-16 Smart Packaging Solutions Procede de fabrication d'un module a carte et le module obtenu

Also Published As

Publication number Publication date
WO2022064233A1 (en) 2022-03-31
US20230359856A1 (en) 2023-11-09
EP4217926A1 (en) 2023-08-02

Similar Documents

Publication Publication Date Title
US7823322B2 (en) Silicon chip having inclined contact pads and electronic module comprising such a chip
EP2492846B1 (en) RFID tag, wireless charging antenna part, method of manufacturing the same, and mold
US7638362B2 (en) Memory module with improved mechanical strength of chips
EP0928016B1 (en) Process for manufacturing semiconductor wafer, semiconductor chip, and ic card
US11222861B2 (en) Dual-interface IC card module
JP4766050B2 (ja) 電子回路装置の製造方法
CN106611212B (zh) 双接口ic卡
JP5234071B2 (ja) Ｒｆｉｃモジュール
US7635639B2 (en) Method for the interconnection of active and passive components and resulting thin heterogeneous component
JP2009099922A (ja) 積層半導体パッケージ及びこれの製造方法
KR20100113676A (ko) 반도체 패키지 및 그 제조 방법
CN105512715A (zh) 芯片卡模块装置、芯片卡装置和用于制造芯片卡装置的方法
US8304875B2 (en) Semiconductor packages
US20110073357A1 (en) Electronic device and method of manufacturing an electronic device
US9601470B2 (en) Stacked semiconductor device, printed circuit board, and method for manufacturing stacked semiconductor device
US20130093072A1 (en) Leadframe pad design with enhanced robustness to die crack failure
EP2410565A1 (en) Component to connection to an antenna
US20130037964A1 (en) Semiconductor package
US20120086133A1 (en) Semiconductor Device And Semiconductor Device Manufacturing Method
CN116235180A (zh) 智能卡的预层合嵌体、形成智能卡的预层合嵌体的方法、以及智能卡
US10438895B1 (en) Flexible micro-module
CN102569275A (zh) 堆叠式半导体封装结构及其制造方法
US20160140431A1 (en) Method for producing a radio-frequency device maintaining anisotropic connection
US20020110955A1 (en) Electronic device including at least one chip fixed to a support and a method for manufacturing such a device
CN108962868B (zh) 封装结构及其制法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination