CN116230704A - 集成电路结构及光刻版 - Google Patents
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Abstract
本发明涉及一种集成电路结构及光刻版，所述光刻版，包括：LDMOS器件区，用于形成LDMOS器件；控制电路区，用于形成控制电路；第一隔离结构图形，围绕所述LDMOS器件区设置，所述第一隔离结构图形用于形成将所述LDMOS器件与所述控制电路隔离开的第一隔离结构。本发明通过第一隔离结构将LDMOS器件与控制电路隔离开，能够避免LDMOS器件与控制电路之间产生寄生效应，从而改善ESD保护失效。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种集成电路结构，还涉及一种光刻版。
背景技术
对于集成了高压功率横向扩散金属氧化物半导体场效应管(HV Power LDMOS)、控制电路及其他高压(HV)器件的芯片，器件容易出现ESD(静电释放)保护失效。
发明内容
基于此，有必要提供一种能够改善ESD失效的集成电路结构。
一种集成电路结构，包括衬底，所述衬底中形成有：LDMOS器件；控制电路；其中，所述集成电路结构还包括设于所述LDMOS器件和控制电路之间的第一隔离结构，所述第一隔离结构用于将所述LDMOS器件与所述控制电路隔离开。
上述集成电路结构，通过第一隔离结构将LDMOS器件与控制电路隔离开，能够避免LDMOS器件与控制电路之间产生寄生效应，从而改善ESD保护失效。
在其中一个实施例中，所述衬底具有第二导电类型，所述LDMOS器件包括第一阱区，所述控制电路包括第二阱区，所述第一阱区和第二阱区具有第一导电类型；所述第一隔离结构设于所述第一阱区和第二阱区之间，且所述第一隔离结构的深度大于所述第一阱区和第二阱区的深度；所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，所述LDMOS器件还包括：第二导电类型阱区，位于所述第一阱区内；源极区，具有第一导电类型，位于所述第二导电类型阱区；引出区，具有第二导电类型，位于所述第二导电类型阱区内；漏极区，具有第一导电类型，位于所述第一阱区内；场氧层；栅极。
在其中一个实施例中，所述引出区的掺杂浓度大于所述第二导电类型阱区的掺杂浓度。
在其中一个实施例中，所述引出区的掺杂浓度大于所述衬底的掺杂浓度。
在其中一个实施例中，所述源极区的掺杂浓度大于所述第一阱区的掺杂浓度。
在其中一个实施例中，所述源极区的掺杂浓度大于所述第二阱区的掺杂浓度。
在其中一个实施例中，所述漏极区的掺杂浓度大于所述第一阱区的掺杂浓度。
在其中一个实施例中，所述漏极区的掺杂浓度大于所述第二阱区的掺杂浓度。
在其中一个实施例中，所述衬底中还形成有高压器件，所述集成电路结构还包括设于所述高压器件和控制电路之间的第二隔离结构，所述第二隔离结构用于将所述高压器件与所述控制电路隔离开。
在其中一个实施例中，所述第一隔离结构和第二隔离结构为深沟槽隔离结构，所述深沟槽隔离结构从所述衬底的表面向下延伸，所述深沟槽隔离结构在深沟槽中形成有硅氧化物实现绝缘隔离。
在其中一个实施例中，集成电路结构还包括第三阱区，所述第一隔离结构设于所述第三阱区内，所述第三阱区的深度大于所述第一隔离结构的深度，所述第三阱区具有第一导电类型。
在其中一个实施例中，所述第一隔离结构是通过刻蚀形成所述深沟槽，并在所述深沟槽中填充所述硅氧化物从而形成所述深沟槽隔离结构，且填充之前通过离子注入工艺注入第一导电类型离子在所述深沟槽的四周形成第一导电类型掺杂区，所述第一导电类型掺杂区在经过热过程后成为所述第三阱区。
在其中一个实施例中，集成电路结构还包括第四阱区，所述第二隔离结构设于所述第四阱区内，所述第四阱区的深度大于所述第二隔离结构的深度，所述第四阱区具有第一导电类型。
在其中一个实施例中，所述第一隔离结构围绕所述LDMOS器件形成闭合结构。
在其中一个实施例中，所述第二隔离结构围绕所述高压器件形成闭合结构。
在其中一个实施例中，所述LDMOS器件和控制电路封装在同一个封装体中。
在其中一个实施例中，所述LDMOS器件、控制电路及高压器件封装在同一个封装体中。
在其中一个实施例中，
还有必要提供一种封装体。
一种封装体，所述封装体封装有集成电路结构，所述集成电路结构包括衬底，所述衬底中形成有：LDMOS器件；控制电路；其中，所述集成电路结构还包括设于所述LDMOS器件和控制电路之间的第一隔离结构，所述第一隔离结构用于将所述LDMOS器件与所述控制电路隔离开。
上述封装体，通过第一隔离结构将LDMOS器件与控制电路隔离开，虽然LDMOS器件与控制电路合封在一个封装体中，但可以接近LDMOS器件单独封装的效果，能够避免LDMOS器件与控制电路之间产生寄生效应，从而改善ESD保护失效。
在其中一个实施例中，所述衬底具有第二导电类型，所述LDMOS器件包括第一阱区，所述控制电路包括第二阱区，所述第一阱区和第二阱区具有第一导电类型；所述第一隔离结构设于所述第一阱区和第二阱区之间，且所述第一隔离结构的深度大于所述第一阱区和第二阱区的深度；所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，所述衬底中还形成有高压器件，所述集成电路结构还包括设于所述高压器件和控制电路之间的第二隔离结构，所述第二隔离结构用于将所述高压器件与所述控制电路隔离开。
在其中一个实施例中，所述第一隔离结构和第二隔离结构为深沟槽隔离结构，所述深沟槽隔离结构从所述衬底的表面向下延伸，所述深沟槽隔离结构在沟槽中形成有硅氧化物实现绝缘隔离。
在其中一个实施例中，所述集成电路结构还包括第三阱区，所述第一隔离结构设于所述第三阱区内，所述第三阱区的深度大于所述第一隔离结构的深度，所述第三阱区具有第一导电类型。
在其中一个实施例中，所述第一隔离结构是通过刻蚀形成深沟槽，并在所述深沟槽中填充所述硅氧化物从而形成所述深沟槽隔离结构，且填充之前通过离子注入工艺注入第一导电类型离子在所述深沟槽的四周形成第一导电类型掺杂区，所述第一导电类型掺杂区在经过热过程后成为所述第三阱区。
在其中一个实施例中，所述集成电路结构还包括第四阱区，所述第二隔离结构设于所述第四阱区内，所述第四阱区的深度大于所述第二隔离结构的深度，所述第四阱区具有第一导电类型。
在其中一个实施例中，所述第一隔离结构围绕所述LDMOS器件形成闭合结构。
在其中一个实施例中，所述第二隔离结构围绕所述高压器件形成闭合结构。
还有必要提供一种光刻版。
一种光刻版，包括：LDMOS器件区，用于形成LDMOS器件；控制电路区，用于形成控制电路；第一隔离结构图形，围绕所述LDMOS器件区设置，所述第一隔离结构图形用于形成将所述LDMOS器件与所述控制电路隔离开的第一隔离结构。
采用上述光刻版制造的集成电路结构，通过第一隔离结构将LDMOS器件与控制电路隔离开，能够避免LDMOS器件与控制电路之间产生寄生效应，从而改善ESD失效。
在其中一个实施例中，所述第一隔离结构图形围绕LDMOS器件区设置。
在其中一个实施例中，所述LDMOS器件区为长方形区域，所述第一隔离结构图形为方框结构。
在其中一个实施例中，所述LDMOS器件区包括第一隔离结构图形、第二导电类型阱区图形、引出区图形及源极区图形，所述第一隔离结构图形、第二导电类型阱区图形、引出区图形及源极区图形在版图中为从外到内的方框结构。
在其中一个实施例中，被所述第二导电类型阱区包围的区域整体上呈叉指状，每根叉指在中轴线上设置漏极区图形，从漏极区到两侧则依次为第一阱区图形、第二导电类型阱区图形、源极区图形、引出区图形。
在其中一个实施例中，所述光刻版还包括高压器件区，以及围绕高压器件区设置所述第二隔离结构图形。
在其中一个实施例中，所述高压器件区为一个圆形区域，所述第二隔离结构图形为圆环形。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一种示例性的集成电路结构的版图；
图2是在高压功率LDMOS器件的栅极和衬底间接一个高阻的示意图；
图3是一实施例中集成电路结构的局部剖面示意图；
图4是另一实施例中集成电路结构的局部剖面示意图；
图5是一实施例中光刻版的版图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一种示例性的集成电路结构的版图。该集成电路结构包括高压功率LDMOS器件110、控制电路120及高压器件130。由于高压功率LDMOS器件110与控制电路120之间，以及高压功率LDMOS器件110与高压器件130之间存在寄生效应，整个集成电路结构的容易出现闩锁效应(latch up)和ESD(静电释放)保护失效，薄弱点往往出现在图1中两处双向箭头所指示位置。
发明人经实验发现，如果将图1所示的高压功率LDMOS器件110单独封装，并模拟在电路里面的状态在LDMOS的栅极与衬底(sub)接一个高阻(参见图2)，ESD表现会很好。
本申请提供一种集成电路结构，包括衬底，所述衬底中形成有：
LDMOS(横向扩散金属氧化物半导体)器件；
控制电路；
其中，所述集成电路结构还包括设于所述LDMOS器件和控制电路之间的第一隔离结构，所述第一隔离结构用于将所述LDMOS器件与所述控制电路隔离开。控制电路为LDMOS器件的驱动电路，用于驱动LDMOS器件工作，例如驱动LDMOS器件实现模数转换(AC-DC)等电路功能。
上述集成电路结构，通过第一隔离结构将LDMOS器件与控制电路隔离开，能够避免LDMOS器件与控制电路之间产生寄生效应，从而改善ESD保护失效。
在本申请的一个实施例中，所述衬底具有第二导电类型，所述LDMOS器件包括第一阱区，所述控制电路包括第二阱区，所述第一阱区和第二阱区具有第一导电类型；所述第一隔离结构设于所述第一阱区和第二阱区之间，且所述第一隔离结构的深度大于所述第一阱区和第二阱区的深度。在本申请的一个实施例中，第一导电类型是N型，第二导电类型是P型；在其他实施例中，也可以第一导电类型是P型，第二导电类型是N型。
图3是一实施例中集成电路结构的局部剖面示意图。在该实施例中，控制电路包括第二阱区222。LDMOS器件包括：第一阱区212，第一阱区212内的第二导电类型阱区214，第二导电类型阱区214内的源极区218和引出区216，场氧层211以及栅极213。第一隔离结构242设于第一阱区212和第二阱区222之间。在本申请的一个实施例中，第一隔离结构242为深沟槽隔离结构(DTI)。第一隔离结构242从衬底10的表面向下延伸，DTI通过在沟槽中形成的硅氧化物(例如二氧化硅)实现绝缘隔离。第一隔离结构242的深度大于第一阱区212和第二阱区222的深度，以实现更好的隔离，避免LDMOS器件与控制电路之间产生寄生效应。衬底10具有第二导电类型，源极区218具有第一导电类型，引出区216具有第二导电类型，引出区216的掺杂浓度大于第二导电类型阱区214和衬底10的掺杂浓度。
在本申请的一个实施例中，第一阱区212可以作为LDMOS器件的漂移区，第二导电类型阱区214作为LDMOS器件的体区。一般来说，漂移区的掺杂浓度较低，其低于源极区218的掺杂浓度，相当于在源极和漏极之间形成一个电阻较高的区域，能够提高击穿电压，并减小了源极和漏极之间的寄生电容，有利于提高器件的频率特性。
在本申请的一个实施例中，LDMOS器件还包括漏极区(图3中未示)。漏极区设于栅极213的与源极区218相对的一侧，且是设于第一阱区212(漂移区)中。
在本申请的一个实施例中，衬底10为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，还可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体。在图1所示的实施例中，衬底10的构成材料选用单晶硅。
在本申请的一个实施例中，栅极213与衬底10之间还设有栅极介电层(图3中未标示)。在本申请的一个实施例中，栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
在本申请的一个实施例中，栅极213采用多晶硅材料，在其他实施例中也可使用金属、金属氮化物、金属硅化物或其他类似化合物作为栅极213的材料。
在本申请的一个实施例中，源极区218为N+区，引出区216为P+区。
在本申请的一个实施例中，LDMOS器件为高压功率LDMOS器件。
图4是另一实施例中集成电路结构的局部剖面示意图。在图4所示的实施例中，集成电路结构还包括第三阱区244。第一隔离结构242设于第三阱区244内，第三阱区244的深度大于第一隔离结构242的深度，第三阱区244具有第一导电类型。进一步设置第三阱区244相对于只设置第一隔离结构242，可以获得更好的隔离效果。
在本申请的一个实施例中，第一隔离结构242是通过刻蚀形成深沟槽，并在深沟槽中填充硅氧化物从而形成深沟槽隔离结构。填充之前通过离子注入工艺注入第一导电类型离子，在深沟槽的四周形成第一导电类型掺杂区，第一导电类型掺杂区经历后续的热过程后成为第三阱区244。
在本申请的一个实施例中，第一隔离结构242围绕LDMOS器件形成闭合结构。
在本申请的一个实施例中，衬底中还形成有高压器件。集成电路结构还包括设于高压器件和控制电路之间的第二隔离结构。第二隔离结构用于将高压器件与控制电路隔离开。
在本申请的一个实施例中，第二隔离结构为深沟槽隔离结构。深沟槽隔离结构从衬底的表面向下延伸，深沟槽隔离结构在深沟槽中形成有硅氧化物实现绝缘隔离。
在本申请的一个实施例中，集成电路结构还包括第四阱区，第四阱区具有第一导电类型。第二隔离结构设于第四阱区内，第四阱区的深度大于第二隔离结构的深度。
在本申请的一个实施例中，第二隔离结构是通过刻蚀形成深沟槽，并在深沟槽中填充硅氧化物从而形成深沟槽隔离结构。填充之前通过离子注入工艺注入第一导电类型离子，注入的第一导电类型离子经历后续的热过程后成为所述第四阱区。
在本申请的一个实施例中，第二隔离结构围绕高压器件形成闭合结构。
在本申请的一个实施例中，LDMOS器件和控制电路封装在同一个封装体中。
在本申请的一个实施例中，LDMOS器件、控制电路及高压器件封装在同一个封装体中。
本申请相应提供一种封装体，所述封装体封装有集成电路结构，所述集成电路结构包括衬底，所述衬底中形成有：
LDMOS器件；
控制电路；
其中，所述集成电路结构还包括设于所述LDMOS器件和控制电路之间的第一隔离结构，所述第一隔离结构用于将所述LDMOS器件与所述控制电路隔离开。
上述封装体，通过第一隔离结构将LDMOS器件与控制电路隔离开，虽然LDMOS器件与控制电路合封在一个封装体中，但可以接近LDMOS器件单独封装的效果，能够避免LDMOS器件与控制电路之间产生寄生效应，从而改善ESD保护失效。
在本申请的一个实施例中，所述衬底具有第二导电类型，所述LDMOS器件包括第一阱区，所述控制电路包括第二阱区，所述第一阱区和第二阱区具有第一导电类型；所述第一隔离结构设于所述第一阱区和第二阱区之间，且所述第一隔离结构的深度大于所述第一阱区和第二阱区的深度；所述第一导电类型和第二导电类型为相反的导电类型。
在本申请的一个实施例中，所述衬底中还形成有高压器件，所述集成电路结构还包括设于所述高压器件和控制电路之间的第二隔离结构，所述第二隔离结构用于将所述高压器件与所述控制电路隔离开。
在本申请的一个实施例中，所述第一隔离结构和第二隔离结构为深沟槽隔离结构，所述深沟槽隔离结构从所述衬底的表面向下延伸，所述深沟槽隔离结构在深沟槽中形成有硅氧化物实现绝缘隔离。
在本申请的一个实施例中，所述集成电路结构还包括第三阱区，所述第一隔离结构设于所述第三阱区内，所述第三阱区的深度大于所述第一隔离结构的深度，所述第三阱区具有第一导电类型。
在本申请的一个实施例中，所述第一隔离结构是通过刻蚀形成深沟槽，并在所述深沟槽中填充所述硅氧化物从而形成所述深沟槽隔离结构，且填充之前通过离子注入工艺注入第一导电类型离子在所述深沟槽的四周形成第一导电类型掺杂区，所述第一导电类型掺杂区在经过热过程后成为所述第三阱区。
在本申请的一个实施例中，所述集成电路结构还包括第四阱区，所述第二隔离结构设于所述第四阱区内，所述第四阱区的深度大于所述第二隔离结构的深度，所述第四阱区具有第一导电类型。
在本申请的一个实施例中，所述第一隔离结构围绕所述LDMOS器件形成闭合结构。
在本申请的一个实施例中，所述第二隔离结构围绕所述高压器件形成闭合结构。
本申请相应提供一种用于形成前述集成电路结构的光刻版。该光刻版包括：
LDMOS器件区，用于形成LDMOS器件；
控制电路区，用于形成控制电路；
第一隔离结构图形，围绕所述LDMOS器件区设置，所述第一隔离结构图形用于形成将所述LDMOS器件与所述控制电路隔离开的第一隔离结构。
采用上述光刻版制造的集成电路结构，通过第一隔离结构将LDMOS器件与控制电路隔离开，能够避免LDMOS器件与控制电路之间产生寄生效应，从而改善ESD保护失效。
图5是一实施例中光刻版的版图，其包括LDMOS器件区310、控制电路区320及高压器件区330。第一隔离结构图形342围绕LDMOS器件区310设置，第二隔离结构图形352围绕高压器件区330设置。在图5所示的实施例中，LDMOS器件区310为一个长方形区域，高压器件区330为一个圆形区域。采用图5所示的版图制造的集成电路结构在A-A’位置处的剖视图可以参照图3。
请一并参照图5和图3，第一隔离结构242的图形(即第一隔离结构图形342)、第二导电类型阱区214的图形、引出区216的图形及源极区218的图形在版图中为从外到内的方框结构(即均为方框且一个套一个)。第二隔离结构图形352为圆环形。对于被第二导电类型阱区214包围的区域，该区域(为LDMOS器件的一部分)整体上呈叉指状。每根叉指在中轴线上设置漏极区的图形，从漏极区到两侧则依次为第一阱区212的图形、第二导电类型阱区214的图形、源极区218的图形、引出区216的图形。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种集成电路结构，包括衬底，其特征在于，所述衬底中形成有：
LDMOS器件；
控制电路；
其中，所述集成电路结构还包括设于所述LDMOS器件和控制电路之间的第一隔离结构，所述第一隔离结构用于将所述LDMOS器件与所述控制电路隔离开。
2.根据权利要求1所述的集成电路结构，其特征在于，所述衬底具有第二导电类型，所述LDMOS器件包括第一阱区，所述控制电路包括第二阱区，所述第一阱区和第二阱区具有第一导电类型；所述第一隔离结构设于所述第一阱区和第二阱区之间，且所述第一隔离结构的深度大于所述第一阱区和第二阱区的深度；所述第一导电类型和第二导电类型为相反的导电类型。
3.根据权利要求1所述的集成电路结构，其特征在于，所述衬底中还形成有高压器件，所述集成电路结构还包括设于所述高压器件和控制电路之间的第二隔离结构，所述第二隔离结构用于将所述高压器件与所述控制电路隔离开。
4.根据权利要求3所述的集成电路结构，其特征在于，所述第一隔离结构和第二隔离结构为深沟槽隔离结构，所述深沟槽隔离结构从所述衬底的表面向下延伸，所述深沟槽隔离结构在深沟槽中形成有硅氧化物实现绝缘隔离。
5.根据权利要求4所述的集成电路结构，其特征在于，还包括第三阱区，所述第一隔离结构设于所述第三阱区内，所述第三阱区的深度大于所述第一隔离结构的深度，所述第三阱区具有第一导电类型。
6.根据权利要求5所述的集成电路结构，其特征在于，所述第一隔离结构是通过刻蚀形成所述深沟槽，并在所述深沟槽中填充所述硅氧化物从而形成所述深沟槽隔离结构，且填充之前通过离子注入工艺注入第一导电类型离子在所述深沟槽的四周形成第一导电类型掺杂区，所述第一导电类型掺杂区在经过热过程后成为所述第三阱区。
7.根据权利要求3所述的集成电路结构，其特征在于，还包括第四阱区，所述第二隔离结构设于所述第四阱区内，所述第四阱区的深度大于所述第二隔离结构的深度，所述第四阱区具有第一导电类型。
8.根据权利要求3所述的集成电路结构，其特征在于，所述第一隔离结构围绕所述LDMOS器件形成闭合结构，所述第二隔离结构围绕所述高压器件形成闭合结构。
9.根据权利要求3所述的集成电路结构，其特征在于，所述LDMOS器件、控制电路及高压器件封装在同一个封装体中。
10.一种光刻版，其特征在于，包括：
LDMOS器件区，用于形成LDMOS器件；
控制电路区，用于形成控制电路；
第一隔离结构图形，围绕所述LDMOS器件区设置，所述第一隔离结构图形用于形成将所述LDMOS器件与所述控制电路隔离开的第一隔离结构。
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| CN202111478967.7A CN116230704A (zh) | 2021-12-06 | 2021-12-06 | 集成电路结构及光刻版 |
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