CN116230542A - 用于形成fet器件的方法 - Google Patents

用于形成fet器件的方法 Download PDF

Info

Publication number
CN116230542A
CN116230542A CN202211540722.7A CN202211540722A CN116230542A CN 116230542 A CN116230542 A CN 116230542A CN 202211540722 A CN202211540722 A CN 202211540722A CN 116230542 A CN116230542 A CN 116230542A
Authority
CN
China
Prior art keywords
layer
fin
source
drain
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211540722.7A
Other languages
English (en)
Inventor
曾文德
堀口直人
J·雷恰特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of CN116230542A publication Critical patent/CN116230542A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了一种用于形成FET器件的方法，包括：形成包括层堆叠的鳍结构，层堆叠包括沟道层和与沟道层交替的非沟道层；从鳍结构的第一和第二相对侧中的每一者蚀刻第一鳍部和第二鳍部中的每一者，使得在层堆叠的第一组层中形成延伸穿过第一鳍部的一组源极腔以及延伸穿过第二鳍部的一组漏极腔；用虚设材料填充源极腔和漏极腔；在从第二侧掩蔽鳍结构的同时：‑通过从第一侧蚀刻来去除虚设材料，以及‑随后，形成源极主体和漏极主体；以及在从第一侧掩蔽鳍结构的同时：‑从第二侧蚀刻第三鳍部，使得在第二组层中形成延伸穿过第三鳍部的一组栅极腔，以及‑随后，形成栅极主体。

Description

用于形成FET器件的方法
技术领域
本发明构思涉及一种用于形成场效应晶体管(FET)器件的方法。
背景技术
摩尔定律，将晶体管的占地面积每2年按因子2缩放，即晶体管栅极长度L按因子√2缩放，一直是电子工业的驱动力，将晶体管的长度扩展到极限。如今，两个相继晶体管的栅极之间的最小距离(称为接触多晶硅间距CPP或栅极间距CGP的测量)已被缩放到大约50nm。限制进一步CPP缩放的器件参数包括栅极长度、源极/漏极接触面积和栅极间隔物宽度。
发明内容
本发明构思的目的是提供一种用于形成具有可实现进一步CPP缩放的新颖设计的半导体器件(特别是FET器件)的方法。可从下文中理解附加目的和替换目的。
根据一方面，提供了一种用于形成FET器件的方法，该方法包括：
形成包括层堆叠的鳍结构，所述层堆叠包括沟道层和与所述沟道层交替的非沟道层，鳍结构包括第一鳍部、第二鳍部、以及在第一鳍部和第二鳍部之间的第三鳍部；
从鳍结构的第一和第二相对侧中的每一者横向地蚀刻第一鳍部和第二鳍部中的每一者，使得在层堆叠的第一组层中形成延伸穿过第一鳍部的一组源极腔，并且使得在层堆叠的第一组层中形成延伸穿过第二鳍部的一组漏极腔；
用虚设(dummy)材料填充源极腔和漏极腔；
在从第二侧掩蔽鳍结构的同时：
-通过从第一侧进行蚀刻来从源极腔和漏极腔去除虚设材料，以及
-随后(例如，在仍然从第二侧掩蔽鳍结构的同时)，形成源极主体和漏极主体，每一者包括沿第一侧的相应公共主体部分和分别从相应公共主体部分突出进入源极腔和漏极腔中并邻接沟道层的一组叉齿(prong)；以及
在从第一侧掩蔽鳍结构的同时：
-从第二侧横向地蚀刻第三鳍部，使得在层堆叠的第二组层中形成延伸穿过第三鳍部的一组栅极腔，第二组层不同于所述第一组层，以及
-随后(例如，在仍然从第二侧掩蔽鳍结构的同时)，形成栅极主体，该栅极主体包括沿第二侧的公共栅极主体部分和从公共栅极主体部分突出进入栅极腔中的一组栅极叉齿。
本方面的方法使得能够制造包括公共栅极主体部分和公共源极和漏极主体部分的FET器件，其中公共栅极主体部分相对于公共源极和漏极主体部分位于相对侧(即横向上相对的侧)。换言之，公共栅极主体部分可以相对于公共源极和漏极主体部分在横向上/在水平上偏移开。同时，栅极叉齿可以相对于源极叉齿和漏极叉齿在垂直上偏移开。换言之，源极叉齿和漏极叉齿以及栅极叉齿可以位于不同的垂直水平(例如在底层基板的上方)。在常规FET中，源极/漏极端子和栅极端子由特定最小长度LS的间隔物分隔开，以便将栅极与源极/漏极充分地电气分隔，这在常规FET器件的CPP中出现两次。在根据本方面的方法形成的器件中，这一分隔可以降低或甚至省略。
通过在从第二侧掩蔽鳍结构的同时去除虚设材料并形成源极/漏极主体，以及通过在从第一侧掩蔽鳍结构的同时形成栅极腔和栅极主体，促进了源极/漏极和栅极主体部分的相对侧布置。因此，在第二侧处的源极/漏极主体材料的沉积和在第一侧处的栅极材料的沉积可以被抵消。
如本文所使用的，措辞“从第一/第二侧掩蔽鳍结构”应理解成从第一/二侧覆盖鳍结构，使得可以将加工选择性地应用于鳍结构的相对侧(例如，第二/第一侧)，例如使得抵消或阻止在相对侧处的蚀刻、源极/漏极或栅极主体的形成、或材料沉积。
在蚀刻第一鳍部和第二鳍部以形成源极腔和漏极腔期间，可以从第一侧和第二侧这两者掩蔽第三鳍部。在去除虚设材料和形成源极主体和漏极主体期间，可以从第一侧和第二侧这两者掩蔽第三鳍部。在蚀刻第三鳍部和形成栅极主体期间，可以从第一侧和第二侧这两者掩蔽第一鳍部和第二鳍部。
该方法可包括形成用于掩蔽鳍结构的第一掩模结构，该掩模结构从第一侧和第二侧覆盖第三鳍部并且限定从第一侧及第二侧中的每一者暴露第一鳍部和第二鳍部中的每一者的开口。该方法随后可包括，在使用第一掩模结构掩蔽鳍结构的同时，对第一鳍部和第二鳍部中的每一者进行所述蚀刻以形成源极腔和漏极腔。第一鳍部和第二鳍部可以相应地通过第一掩模结构中的开口从第一侧和第二侧在横向上回蚀。该方法可以包括形成用于掩蔽鳍结构的第二掩模结构，该掩模结构从第二侧覆盖第一、第二和第三鳍部，从第一侧覆盖第三鳍部，并限定从第一侧暴露第一鳍部和第二鳍部的开口。该方法随后可包括，在使用第二掩模结构掩蔽鳍结构的同时，进行虚设材料的所述去除以及进行源极主体和漏极主体的所述形成。第一鳍部和第二鳍部的源极腔/漏极腔中的虚设材料可以相应地通过第二掩模结构中的开口从第一侧在横向上回蚀。相应地，源极主体和漏极主体的相应公共主体部分可以沿第一鳍部和第二鳍部的第一侧形成。
该方法可以包括形成用于掩蔽鳍结构的第三掩模结构，该掩模结构从第一侧覆盖第一、第二和第三鳍部，从第二侧覆盖第一鳍部和第二鳍部，并限定从第二侧暴露第三鳍部的开口。该方法随后可包括，在使用第二掩模结构掩蔽鳍结构的同时，进行第三鳍部的所述蚀刻以及进行栅极主体的所述形成。第三鳍部可以相应地通过第三掩模结构中的开口从第二侧在横向上回蚀。相应地，公共栅极主体部分可以沿第三鳍部的第二侧形成。
为了便于鳍部的横向加工(例如蚀刻)，第一、第二和第三掩模结构中的每一者还可以从上方覆盖鳍结构(例如第一、第二和第三鳍部中的每一者)。
可以按各种方式来提供掩模结构：
根据一些实施例，第一掩模结构可以通过沉积沿鳍结构的第一和第二侧沉积的覆盖材料并在其中限定开口或沟槽以从第一和第二侧中的每一者暴露第一鳍部和第二鳍部来提供。例如，覆盖材料可以是共形沉积材料，例如形成内衬层。覆盖材料也可以是被沉积以使鳍结构嵌入的绝缘材料或工艺材料。如本文所用，术语“沟槽”应理解为在沉积材料(例如覆盖材料)中形成的开口或孔。
根据一些实施例，第二掩模结构可以通过沉积沿鳍结构的第一和第二侧沉积的覆盖材料并在其中限定开口或沟槽以从第一侧暴露第一鳍部和第二鳍部来提供。例如，覆盖材料可以是共形沉积材料，例如形成内衬层。覆盖材料也可以是被沉积以使鳍结构嵌入的绝缘材料或工艺材料。
根据一些实施例，第三掩模结构可以通过沉积沿鳍结构的第一和第二侧沉积的覆盖材料并在其中限定沟槽以从第二侧暴露第三鳍部来提供。例如，覆盖材料可以是被沉积以使鳍结构嵌入的绝缘材料或工艺材料。
鳍结构还可包括硬掩模材料的封盖层(capping layer)(例如，层堆叠的最顶层)。在每一加工步骤期间，封盖层可以相应地从上方掩蔽鳍结构。封盖层可以例如形成本文提及的任何掩模结构的一部分。
通过从第一和/或第二侧在横向上蚀刻鳍部，可以形成延伸穿过(例如，沿鳍结构的宽度尺寸完全贯穿)并横跨鳍部的腔。“横向”蚀刻在此被理解为在堆叠的各层的延伸平面内取向的蚀刻。
可以理解，横向蚀刻通常可以通过各向同性蚀刻工艺来实现。。各向同性蚀刻可具有导致被蚀刻层的变弯的或变圆的蚀刻前沿的趋势。因此，各向同性地蚀刻的腔的尺寸可沿鳍结构的宽度维度而变化。根据该方法，例如同时从第一侧和第二侧中的每一者在横向上蚀刻第一鳍部和第二鳍部。因此，与单侧腔蚀刻相比，源极腔和漏极腔的尺寸变异可以降低。这进而可以便于控制成品FET器件中的沟道长度。
通过用虚设材料进一步填充源极腔和漏极腔，并且在从第二侧掩蔽鳍结构(例如，第一、第二和第三鳍部)的同时，通过从第一侧进行蚀刻来去除虚设材料并随后形成源极主体和漏极主体，可以保留第一鳍部和第二鳍部的双侧蚀刻的优点，同时抵消沿第二侧形成源极主体和漏极主体。本方面的方法可被用于形成第一类型或第二类型的FET器件。为了形成第一类型的FET器件，非沟道层可以包括第一非沟道层和与第一非沟道层交替的第二非沟道层，其中第一组层(在其中形成源极腔和漏极腔)可由第一非沟道层来限定，并且第二组层(在其中形成栅极腔)可由第二非沟道层来限定。为了形成第二类型的FET器件，第一组层(在其中形成源极腔和漏极腔)可以由沟道层限定，而第二组层(在其中形成栅极腔)可以由非沟道层来限定。以下将阐述形成第一和第二类型FET器件的各实施例。
如本文所使用的，术语“水平”表示水平平面中的取向或方向，即平行于在其上形成鳍结构的基板的(主延伸平面)。术语“垂直”用于指沿鳍的高度方向的方向，例如对应于层堆叠的各层的堆叠方向，或者等效地垂直于基板的(主延伸平面)。
措辞“鳍结构的第一/第二侧”应理解为表示鳍结构的相对横向侧，即沿鳍结构的纵向维度延伸。
如本文所使用的，术语“源极/漏极叉齿”指的是源极/漏极主体的从公共源极/漏极主体部分突出到相应自由端的部分(例如，层状)。术语“栅极叉齿”相应地指的是栅极主体的从公共栅极主体部分突出到相应自由端的一部分(例如，层状)。
当引用一对源极叉齿和漏极叉齿(或简称为一对源极和漏极叉齿)时，引用与同一沟道层邻接布置的源极叉齿和漏极叉齿。该对源极和漏极叉齿具体地可以指被布置在基板上方同一水平处的源极和漏极叉齿。根据各实施例，该方法还可包括在用虚设材料填充源极腔和漏极腔之后：
沿鳍结构的第一侧和第二侧沉积覆盖材料；以及
沿第一鳍部和第二鳍部在第二覆盖材料中形成开口，以仅从第一侧暴露第一鳍部和第二鳍部中的每一者。
该方法随后可包括经由第二覆盖材料中的开口进行虚设材料的去除以及源极主体和漏极主体的形成。
这允许仅从第一侧暴露第一鳍部和第二鳍部中的每一者的相应侧表面部分，而第一鳍部和第二鳍部的相对侧表面部分以及第三鳍部的相对侧表面部保持被覆盖。覆盖材料可以被共形地沉积。第二覆盖材料可以形成内衬层，从第一侧和第二侧覆盖鳍结构并且仅沿第一侧限定开口，更具体地沿第一鳍部和第二鳍部中的每一者的侧表面部分限定开口。
根据各实施例，该方法还可包括沿第三鳍部形成栅极沟槽以仅从第二侧暴露第三鳍部，其中栅极沟槽被形成在沿鳍结构的第一侧和第二侧沉积的绝缘材料中。第三鳍部的蚀刻和栅极主体的形成可随后经由栅极沟槽进行。
栅极沟槽的形成允许选择性地接近和蚀刻第三鳍部，以仅从鳍结构的第二侧形成栅极腔。栅极沟槽还便于形成栅极主体，因为一种或多种栅极材料可以被沉积在栅极腔中和栅极沟槽中。
根据各实施例，可以在形成源极和漏极主体之后进行第三鳍部的蚀刻和栅极主体的形成，并且其中该方法可包括沉积绝缘材料以嵌入鳍结构以及源极和漏极主体。
根据各实施例，形成源极主体和漏极主体可包括在一组源极腔和一组漏极腔中外延地生长源极/漏极材料以在其中形成叉齿，以及进一步在叉齿上生长源极/漏极材料，使得源极/漏极材料合并以形成源极主体和漏极主体的相应公共主体部分。因此，公共源极和漏极主体部分可以形成为经合并的外延半导体主体。
根据各实施例，该方法还可包括对第一鳍部和第二鳍部进行离子注入工艺，同时掩蔽第三鳍部以免于该离子注入工艺。因此可以抵消第三鳍部的掺杂，同时可以允许第一鳍部和第二鳍部的掺杂。形成该组源极腔和该组漏极腔可以相应地包括选择性地蚀刻层堆叠的第一组层的经掺杂材料。借助于离子注入工艺，可以在各层中引入纵向蚀刻对比度/蚀刻选择性。因此，层堆叠的各个层的各向同性蚀刻导致变弯的或变圆的蚀刻前沿的趋势可被降低。更具体而言，可变掺杂浓度使得在腔蚀刻期间未掺杂部分相对于掺杂部分的蚀刻速率降低，或者反之。
根据用于形成第一类型FET器件的实施例，沟道层可以是沟道材料的，并且非沟道层可以是交替的第一层材料的第一非沟道层和第二层材料的第二非沟道层。在此，沟道材料、第一层材料和第二层材料指不同材料。
因此，蚀刻第一鳍部和第二鳍部以形成源极腔和漏极腔可以包括选择性地蚀刻第一层材料(例如，相对于第二层材料和沟道材料选择性地蚀刻第一层材料)。此外，蚀刻第三鳍部以形成栅极腔可以包括选择性地蚀刻第二层材料(例如，相对于第一层材料和沟道材料选择性地蚀刻第二层材料)。
因此，源极叉齿和漏极叉齿可以与栅极叉齿和沟道层两者在垂直上偏移开。相应地，栅极叉齿可以形成在与第一非沟道层的水平相对应的第一水平上，源极和漏极叉齿可以形成在与第二非沟道层的水平相对应的第二水平上，其中沟道层位于第一和第二水平之间的水平上。
第一层材料可以是第一介电材料。因此，(介电的)第一非沟道层可以设置在相应每对源极和漏极叉齿之间。介电的第一非沟道层也可以表示为“第一介电层”。根据各实施例，形成鳍结构可包括：
形成初步鳍结构，其包括沟道层和与沟道层交替的非沟道层，非沟道层是交替的牺牲半导体材料的牺牲层和第二层材料的第二非沟道层；
形成与初步鳍结构邻接的支撑结构；以及
在支撑结构支撑初步鳍结构的同时，将牺牲层替换成第一非沟道层。
牺牲材料在此指与沟道材料、第一层材料、第二层材料和沟道材料中的每一者不同的半导体材料。将牺牲层替换成第一非沟道层可以包括：
通过选择性地且在横向上蚀刻牺牲材料，从初步鳍结构去除牺牲层，从而在初步鳍结构中形成纵向间隙，以及
用第一介电材料填充间隙。根据一些实施例，形成支撑结构可包括：沉积使初步鳍结构嵌入的工艺材料；以及在工艺材料中在初步鳍结构旁边形成沟槽。随后可通过从工艺材料中的沟槽选择性地蚀刻(例如在横向上)牺牲材料，来从初步鳍结构去除牺牲层，从而在初步鳍结构中形成间隙。
第二层材料可以是与沟道材料不同的第二半导体材料。第二半导体材料还可以不同于上述牺牲材料。因此，初步鳍结构可以包括诸半导体层的堆叠。根据各实施例，该方法还可包括在形成源极腔和漏极腔之前：
从第一侧和第二侧中的每一者在横向上蚀刻(例如选择性地蚀刻第二层材料)第一鳍部和第二鳍部中的每一者，使得在第二非沟道层中形成延伸穿过(例如完全贯穿)第一和第一鳍部的一组(第二)腔，以及
用第二介电材料填充(第二)腔，以在(第二)腔中形成(第二)介电层。
因此，每一栅极叉齿可以被形成在鳍结构中在相应一对第二介电层之间的位置处。每一第二介电层可以提供与不同的源极和漏极叉齿对相邻接的相邻沟道层的相互相对的表面部分之间的(电)绝缘。
在蚀刻第一鳍部和第二鳍部以形成第二腔期间，可从第一和第二侧这两者掩蔽第三鳍部。
该方法可包括形成用于掩蔽鳍结构的第四掩模结构，该掩模结构从第一侧和第二侧覆盖第三鳍部并且限定从第一及第二侧中的每一者暴露第一鳍部和第二鳍部中的每一者的开口。该方法随后可包括，在使用第四掩模结构掩蔽鳍结构的同时，对第一鳍部和第二鳍部中的每一者进行所述蚀刻以形成第二腔。第一鳍部和第二鳍部可以相应地通过第四掩模结构中的开口从第一和第二侧在横向上回蚀。
根据各实施例，蚀刻第三鳍部以形成栅极腔包括从第二侧选择性地蚀刻第二层材料以去除残留在诸第二介电层之间的第二层材料。
由于第二腔是在双侧腔蚀刻中形成的(参见上文关于各向同性蚀刻的讨论)，与单侧腔蚀刻相比，可以降低栅极腔沿鳍结构的宽度维度的尺寸变异，尽管栅极腔是使用单侧腔蚀刻形成的。这可进一步便于控制成品FET器件中的沟道长度。
根据一些实施例，源极腔和漏极腔可以被蚀刻以部分地延伸进入第三鳍部，和/或栅极腔可以被蚀刻以部分地延伸进入第一鳍部和第二鳍部。由此，源极腔和栅极腔可以被形成以在沿垂直方向观察时呈现出部分交叠，并且漏极源极腔与栅极腔在沿垂直方向观察时呈现出部分交叠。
这便于形成栅极叉齿和源极/漏极叉齿，以成对的方式与每一沟道层的第一/第二公共区交叠。因此，在FET器件的使用中，栅极主体可以被配置成，当FET器件被切换到活动状态(active state)时，在每一沟道层中在第一和第二公共区以及在它们之间延伸的沟道区中感应(induce)静电掺杂。这可以称为“动态掺杂”。第一和第二公共区可以在FET器件不活动时具有相应的第一掺杂水平，且在FET器件活动时具有相应经静电增加的第二掺杂水平。由此，可以有效地增加每一沟道层的第一和第二公共区中的掺杂浓度。常规FET中的间隔物的另一功能是限制掺杂剂扩散到沟道区中的量。“动态掺杂”允许降低化学源极和漏极掺杂浓度，从而进一步降低对间隔物的需求。换言之，相比于常规FET的源极和漏极区(通常高度化学掺杂)，因此可以使用每一沟道层的第一和第二公共区的较低(化学)掺杂水平。这进而可以随着栅极长度的缩减而减少亚阈值摆幅(SS)的降级。此外，沟道区可以被感应以在第一和第二公共区之间完全延伸，从而在缩小比例时实现经降低的短沟道效应(SCE)。根据各实施例，该方法还可包括对第一鳍部和第二鳍部进行离子注入工艺，同时掩蔽第三鳍部以免于该离子注入工艺。因此可以抵消第三鳍部的掺杂，同时可以允许第一鳍部和第二鳍部的掺杂。形成该组源极腔和该组漏极腔可以相应地包括选择性地蚀刻经掺杂的第一层材料。相应地，形成该组栅极腔可以包括选择性地蚀刻未掺杂的第二层材料。
借助于离子注入工艺，可以在各层中引入纵向蚀刻对比度/蚀刻选择性。因此，第一非沟道层的各向同性蚀刻导致变弯的或变圆的蚀刻前沿的趋势可被降低。更具体而言，可变掺杂浓度使得在腔蚀刻期间未掺杂部分相对于掺杂部分的蚀刻速率降低，或者反之。
相应地，根据如上所述的包括在第一鳍部和第二鳍部中形成第二腔的实施例，形成第二腔可包括选择性地蚀刻第一鳍部和第二鳍部的经掺杂的第二层材料。根据用于形成第二类型的FET器件的实施例，非沟道层可以是第一层材料的，且沟道层也可以是沟道材料的。相应地，蚀刻第一鳍部和第二鳍部以形成源极腔和漏极腔可以包括选择性地蚀刻沟道材料(例如，相对于第一层材料选择性地蚀刻沟道材料)。形成该组栅极腔可以包括选择性地蚀刻第一层材料(例如，相对于沟道材料选择性地蚀刻第一层材料)。
第一层材料可以是第一介电材料。因此，每一栅极叉齿可以形成在相应一对(介电)第一层部分之间。
根据各实施例，形成鳍结构可包括：
形成包括沟道层和与沟道层交替的牺牲层的初步鳍结构，牺牲层由牺牲半导体材料形成；形成与初步鳍结构邻接的支撑结构；以及
在支撑结构支撑初步鳍结构的同时，用非沟道层替换牺牲层。
牺牲材料在此指与沟道材料和第一介电材料中的每一者不同的半导体材料。
用非沟道层替换牺牲层可以包括：
通过选择性地且在横向上蚀刻牺牲材料，从初步鳍结构去除牺牲层，从而在初步鳍结构中形成纵向间隙，以及
用第一介电材料填充间隙。
根据一些实施例，形成支撑结构可包括：沉积使初步鳍结构嵌入的工艺材料；以及在工艺材料中在初步鳍结构旁边形成沟槽。随后可通过从工艺材料中的沟槽选择性地蚀刻(例如在横向上)牺牲材料，来从初步鳍结构去除牺牲层，从而在初步鳍结构中形成间隙。
根据各实施例，该方法还可包括对第一鳍部和第二鳍部进行离子注入工艺，同时掩蔽第三鳍部以免于该离子注入工艺。因此可以抵消第三鳍部的掺杂，同时可以允许第一鳍部和第二鳍部的掺杂。形成该组源极腔和该组漏极腔可以相应地包括选择性地蚀刻经掺杂的沟道材料。相应地，形成该组栅极腔可以包括选择性地蚀刻第一层材料(例如，第一电介质)的未掺杂部分。
借助于离子注入工艺，可以在各层中引入纵向蚀刻对比度/蚀刻选择性。因此，第二牺牲层的各向同性蚀刻导致变弯的或变圆的蚀刻前沿的趋势可被降低。更具体而言，可变掺杂浓度使得在腔蚀刻期间未掺杂部分相对于掺杂部分的蚀刻速率降低，或者反之。
附图说明
通过参考附图的说明性和非限制性的以下详细描述，将更好地理解本发明构思的以上以及其他目的、特征和优点。在附图中，除非另有说明，否则相似的附图标记将用于相似的元件。
图1是可以使用根据一些实施例的方法形成的第一类型的FET器件的透视图。
图2是图1的FET器件的截面图。
图3是可以使用根据一些实施例的方法形成的第二类型的FET器件的透视图。
图4a-b至27a-b描绘了用于形成第一类型的FET器件的方法的步骤。
图28a-b至35a-b描绘了用于形成第二类型的FET器件的方法的步骤。
具体实施方式
在下文中，将参考附图描述用于形成第一或第二类型的FET器件的方法的实施例。更具体而言，将参考图4a-b至27a-b描述用于形成第一类型的FET器件的方法实施例。将参考图28a-b至35a-b描述用于形成第二类型的FET器件的方法实施例。
图1以示意性透视图示出了第一类型的FET器件100。FET器件100包括基板102、源极主体120、漏极主体130和共同标记成150的一组在垂直上间隔开的半导体沟道层，例如纳米片的形状。诸沟道层150彼此堆叠。诸沟道层150在源极主体120和漏极主体130之间沿基板102在第一水平方向(在附图中表示为X)上延伸。第一水平方向X对应于FET器件100的沟道方向，即当FET器件处于活动状态时电流在源极和漏极主体120、130之间流动的方向。
基板102可以是半导体基板，即包括例如Si、SiGe或Ge的至少一个半导体层的基板。基板102可以是单层半导体基板，例如由块状基板(bulk substrate)形成。然而，多层/复合基板102也是可能的，在块状基板上外延地生长的半导体层，或绝缘体上半导体(SOI)基板。图1的基板102被绝缘层104(例如氧化硅或其他常规层间介电材料)覆盖，然而如果基板102的顶表面已经是绝缘的，则可以省略绝缘层104。
源极主体120包括公共源极主体部分122和一组在垂直上(附图中以Z表示的垂直方向)间隔开的源极叉齿124，源极叉齿124在横向于第一水平方向X的第二水平方向(附图中以Y表示)上从公共源极主体部分122突出。漏极主体130包括公共漏极主体部分132和一组在垂直上间隔开的漏极叉齿134，漏极叉齿134在第二水平方向Y上从公共漏极主体部分132突出。栅极主体140包括公共栅极主体部分142和一组在垂直上间隔开的栅极叉齿144。每一栅极叉齿144在第三水平方向(相反/负Y)上从公共栅极主体部分142突出进入诸沟道层150中的相应一者的上方或下方的空间中。
公共源极主体部分122和公共漏极主体部分132两者都被布置在该组沟道层150的第一横向侧处。公共栅极主体部分142被布置在该组沟道层150的与第一横向侧相对的第二横向侧处。图1表示几何平面A。平面A是垂直取向的平面(即平行于XZ平面)，并沿第一水平/沟道方向X延伸穿过该组沟道层150。公共源极和漏极主体部分122、132与公共栅极主体部分142相应地被布置在平面A的相对侧处，从而建立公共源极和漏极主体部分122、132与公共栅极主体部分142之间的横向/水平偏移。
每一沟道层150被布置成与相应一对源极叉齿124和漏极叉齿134邻接并在它们之间在X方向上延伸，例如源极和漏极叉齿124、134被布置在基板102上方的相同垂直水平处。每一沟道层150包括被布置成与相应一对源极和漏极叉齿124、134邻接的第一侧和与第一侧相对且面向相应栅极叉齿144的第二侧。更具体而言，如图所示，每一沟道层150可以被布置成第一侧(例如沟道层的下侧)与一对源极和漏极叉齿124、134的相应顶侧邻接，或者第一侧(例如沟道层的顶侧)与一对源极和漏极叉齿124、134的相应下侧邻接。如可从图1明白的，源极或漏极叉齿124、134或者沟道层150的顶侧可以指叉齿/沟道层的背向基板102的一侧，而下侧可以指叉齿或沟道层的面向基板102的一侧。
源极和漏极主体120、130可以是半导体主体，例如包括半导体公共主体部分122、132和半导体源极/漏极叉齿124、134。外延地生长的IV族(例如Si、Ge、SiGe)和III-V族(例如InP、InAs、GaAs、GaN)半导体是几个可能的示例。源极和漏极主体120、130可另选地是金属体，其中公共源极和漏极主体部分122、132可由金属形成，并且源极和漏极叉齿124、134可由金属制成。示例金属包括W、Al、Ru、Mo或Co。在这一情形中，源极和漏极主体120、130可以另外地包括阻挡金属层，例如Ta、TiN或TaN，该阻挡金属层包围相应主体120、130的块状材料(诸如任何前述金属)。源极和漏极主体120、130也可以是组合金属和半导体主体，例如包括金属和半导体公共主体部分122、132以及半导体源极和漏极叉齿124、134(例如外延地生长的)。图1中描绘了此类配置，其中公共源极主体部分122被示为邻接并包围半导体源极叉齿124的刻面(虚线)端。刻面的形状仅是示例性的，并且通常将取决于半导体材料的晶格结构和外延的生长条件。可以理解，半导体源极和漏极主体120、130可以通过继续生长而获得，使得源极叉齿124和漏极叉齿134的生长前沿分别合并以形成公共源极和漏极主体部分122、132。源极和漏极叉齿124、134(以及如果由半导体材料制成，则公共源极和漏极主体122、132)可各自用适合于器件的预期类型(例如n型FET或p型FET)的掺杂剂来(例如在外延期间原位)掺杂。
源极叉齿124和漏极叉齿134的厚度可以例如在2nm至5nm的范围内。如可以理解的，较薄的叉齿可以实现更多沟道层150的堆叠，这可以是有利的，因为全器件堆叠的总高度通常是受限的。相反，较厚的叉齿可能会降低电阻，这意味着叉齿的厚度往往是一种折衷。
沟道层150可以形成为薄膜层。每一沟道层可以由2D材料形成，诸如过渡金属二醇化物(MX2)或IGZO。然而，诸如IV族(例如Si、Ge、SiGe)或III-V族(例如InP、InAs、GaAs、GaN)之类的半导体材料的沟道层也是可能的。栅极主体140可以是金属体。公共栅极主体142和栅极叉齿144可以由金属形成。示例金属包括一个或多个栅极功函数金属(WFM)层和/或栅极电极填充层。栅极WFM材料的示例包括常规n型和p型效应WFM金属，诸如TiN、TaN、TiAl、TiAlC或WCN、或其组合。栅极填充材料栅极的示例包括W和Al。提供栅极介电层146，从而将栅极主体140与沟道层150以及源极和漏极层叉齿124、134分隔开。栅极介电层146可以是高k的常规栅极介电材料，诸如HfO2、LaO、AlO和ZrO。
如图1进一步所示，每一栅极叉齿144的远端144e可以与公共源极和漏极主体部分122、132的相应侧表面/侧壁表面122s、132s分隔开至少栅极介电层146的厚度。可以通过另一(未示出)介电间隔物来提供进一步的分隔。介电材料(沿Y方向)的厚度可以例如是约5nm或更大。同时，每一源极叉齿124的远端124e(以及相应地每一漏极叉齿134的远端)可以通过至少栅极电介质146和可能的另一介电间隔物与公共栅极主体部分142的相应侧壁表面分隔开。为了适应相应的介电分隔，公共栅极主体部分142与公共源极和漏极主体部分122、132之间沿Y方向的水平分隔可以超过栅极叉齿144和源极/漏极层叉齿124、134的相应长度。
图1还示出了沿X方向将源极主体120与漏极主体130分隔开的绝缘层162或“绝缘壁”。
图1还示出了绝缘层164，该绝缘层164沿X方向界定了栅极主体140的长度尺寸。绝缘层164可将栅极主体140与之后提供的并与器件100对准的另一FET器件的栅极主体分隔开。对应的绝缘层可以被提供在源极侧。因此，第一和第二介电层部分(由层164形成)可以被布置在源极和漏极层叉齿124、134之间的空间中，使得每一栅极叉齿144被布置在相应一对第一和第二介电层部分(参见图2中的部分164a,b)之间。绝缘层162和164可各自由氧化物或氮化物形成，诸如SiO2、SiN、SiCBN、SiCON或SiCO。
图3以示意性透视图示出了第二类型的FET器件200。图3中所示的X轴、Y轴和Z轴的定义与图1中提供的定义相对应。尽管图3中省略了这些定义，但FET器件200可以包括与结合图1提供的任何基板示例相类似的基板。
器件200包括源极主体220。源极主体220包括公共源极主体部分222和一组在垂直上间隔开的源极叉齿224，源极叉齿224沿Y方向从公共源极主体部分222突出。器件200还包括漏极主体230。漏极主体230包括公共漏极主体部分232和一组在垂直上间隔开的漏极叉齿234，漏极叉齿234沿Y方向从公共漏极主体部分232突出。根据器件200的导电类型，源极和漏极叉齿224、234可各自由半导体材料形成，例如外延地生长的半导体材料，诸如Si或SiGe，并掺杂有n型或p型掺杂剂。公共源极和漏极主体部分222、232可各自包括半导体材料或由半导体材料制成。公共源极和漏极主体部分222、232可以例如形成为相应的外延半导体主体部分，诸如是与源极和漏极层叉齿124、134相同的材料。公共源极和漏极主体部分222、232可以另选地形成为含金属的主体部分，分别与源极和漏极叉齿224、234接触并合并。公共主体部分222、232可以例如由W、Al、Ru、Mo或Co形成。公共主体部分222、232还可包括阻挡金属层，例如Ta或TaN。
器件200包括一组在垂直上间隔开的沟道层212。每一沟道层212在相应一对源极和漏极叉齿224、234之间水平地延伸(沿Y方向)。源极和漏极叉齿224、234以及沟道层212可以各自形成纳米片形状。沟道层212可以由半导体形成，诸如含Si半导体。沟道层212可以例如由Si或SiGe层形成。然而，这些材料仅仅是示例，并且可以设想也可以使用其他半导体，诸如Ge。
器件200还包括栅极主体240，栅极主体240包括公共栅极主体部分242和一组在垂直上间隔开的栅极叉齿244。栅极叉齿244从公共栅极主体部分242在与源极和漏极叉齿224、234相反的方向(即沿负Y方向)突出。栅极叉齿244延伸以与沟道层212交叠，使得沟道层部分212被布置在诸栅极叉齿244之间的空间中。
介电层部分226、236分别被布置在源极和漏极叉齿224、234之间的空间中。因此，每一栅极叉齿244(在水平上)介于相应一对介电层部分226、236之间。介电层部分226、236可以包括氧化物或氮化物材料，诸如SiGeOx、SiO2、SiN或SiCO。
如图3所示，公共源极和漏极主体部分222、232以及公共栅极主体部分242相应地被布置在几何垂直平面P的相对两侧，其中平面P被限定成延伸穿过沟道层212以及源极和漏极叉齿224、234。相应地，第一类型的FET器件100和第二类型的FET器件200具有共同的特征，公共栅极主体部分142/242被布置在公共源极和漏极主体部分122/222、132/232的横向相对侧。此外，栅极叉齿144、244相对于源极和漏极叉齿124/224、134/234在垂直上偏移开。如上所述，这种设计使得能够实现进一步的CPP缩放(器件100的CPP如图1所示)。器件100、200的CPP可以例如在20至50nm的范围内。
然而，尽管FET器件200的源极和漏极叉齿224、234与沟道层112齐平，但是FET器件100的源极和漏极叉齿124、134与栅极叉齿144和沟道层150在垂直上偏移开。这便于器件设计，其中栅极叉齿144和源极或漏极叉齿124、134可被布置成与公共沟道层区交叠，使得第一公共区在垂直上位于源极或漏极叉齿与栅极叉齿之间。在图2中可以更容易地看到此类交叠，图2是器件100的截面图，示出了沿平面A截取的截面的一部分并且包括一对源极和漏极叉齿124a、134a以及一对沟道层150a、150b。一对沟道层150a、150b被布置成从彼此相对的侧面与一对源极和漏极叉齿124a、134a邻接/直接接触，使得一对叉齿124b、134a夹在一对沟道层150a和150b之间。一对源极和漏极叉齿124a、134a以及一对沟道层150a、150b进而被布置在一对栅极叉齿144a、144b之间的空间中。
沟道层150a(表示该对的下沟道层)包括第一侧150aa(例如形成沟道层150a的顶侧)，第一侧150aa被布置成与源极叉齿124a的下侧124aa和漏极叉齿134a的下侧134aa邻接。沟道层150a包括第二侧150ab(例如，形成沟道层150a的下侧)，第二侧150ab相对于第一侧150aa相反地取向并面向栅极叉齿144a。栅极叉齿144a沿第二侧150ab延伸，即在X方向上延伸。栅极介电层146a被夹在栅极叉齿144a和沟道层150a之间。相应地，沟道层150b包括第一侧150ba(例如，形成沟道层150b的下侧)，第一侧150ba被布置成与源极叉齿124a的顶侧124ab和漏极叉齿134a的顶侧134ab邻接。沟道层150b包括第二侧150bb(例如，形成沟道层150的顶侧)，第二侧150bb相对于第一侧150ba相反地取向并且面向栅极叉齿144b。栅极叉齿144b沿第二侧150bb延伸，即在X方向上延伸。栅极介电层146b被夹在栅极叉齿144b和沟道层150b之间。在图2中进一步示出了间隔物层162，该间隔物层162被布置成与一对源极和漏极叉齿124a、134a齐平并位于它们之间。间隔物层162可以形成为绝缘层，使得沟道层150a、150b可以沿它们相应的沟道区150ac、150bc的长度彼此电绝缘。
如图2中虚线框所示，栅极叉齿144a和源极叉齿124a可以被布置成与沟道层150a的第一公共区150as交叠，使得第一公共区150as在垂直上位于源极叉齿124a与栅极叉齿144a之间。此外，如图所示，栅极叉齿144a和漏极叉齿134a可以被布置成与沟道层150a的第二公共区150ad交叠，使得第二公共区150ad在垂直上位于漏极叉齿134a和栅极叉齿144a之间。Lov(也在图1中示出)表示沿X方向观察的公共交叠区150as、150ad的长度。如上所述，公共交叠区150as、150ad允许在器件100的操作期间动态掺杂沟道层150a、150b。对应的配置适用于沟道层150b，其中栅极叉齿144b和源极叉齿124a(漏极叉齿134a)被布置成与沟道层150b的第一(第二)公共区交叠，使得第一(第二)公共区在垂直上位于源极叉齿124a(漏极叉齿134a)和栅极叉齿144a之间。因此，沟道层150b也可以像沟道层150a一样，在器件100的操作期间被动态地掺杂。
沟道层150可以形成为具有均匀的本征掺杂水平。因此，可以减轻在化学掺杂期间可能导致的掺杂扩散。然而，邻接源极和漏极叉齿124、134的沟道层150也可以被化学掺杂，以在活动状态下实现甚至更高的源极/漏极掺杂浓度和经降低的接触电阻(例如，相对于公共源极/漏极主体部分122、132)。
作为示例，沟道层150的本征掺杂水平可以是1010cm-3至1019cm-3，而化学(即非静电)掺杂可以是例如1020cm-3的量级。沟道层的厚度(即，沿垂直Z方向观察)可以是约10nm或更小，这取决于材料选择。例如，对于Si、SiGe或Ge沟道层150，可以使用3至7nm范围内的厚度，而对于薄膜层，1nm或更小的厚度可以是适当的。如果沟道层150的厚度足够低，则栅极140可以贯穿沟道层的整个厚度来感应沟道。
在图2中，在源极和漏极侧上以及对于沟道层150a和150b而言，交叠长度Lov是相同的，但设想了公共交叠区的长度Lov可彼此不同，例如归因于工艺变异等。
交叠长度Lov可以例如在1nm(或更小)至4nm(或更大)的范围内。然而，也设想了零交叠长度(Lov＝0)。例如在动态掺杂是不需要或不必要的情况下，或者在已经由栅极主体的边缘电场感应出足够强的动态掺杂的情况下，可以使用此类配置。无论交叠长度Lov的特定值如何，与传统finFET和基于纳米片的器件相比，器件100的设计允许减小CPP(如图1所示)。
现在将参考图4a-b至27a-b描述用于形成第一类型的FET器件(例如FET器件100)的方法的实施例。
图4a-b至图14a-b描绘了用于形成鳍结构的方法步骤，该鳍结构可被用作完成FET器件的后续方法步骤(如在图15a-b至27a-b中描绘的)的前体。
以下将参考鳍结构1010的第一鳍部1010s、第二鳍部1010d和第三鳍部1010c，第三鳍部1010c位于第一鳍部和第二鳍部1010s、1010d之间(例如图10a)。第一鳍部1010s与鳍结构1010的位于要形成的FET器件的源极区中的部分相对应。第二鳍部1010d与鳍结构1010的位于要形成的FET器件的漏极区中的部分相对应。第三鳍部1010c与鳍结构1010的位于要形成的FET器件的栅极区中的部分相对应。
以下描述将主要涉及应用于一组此类第一、第二和第三鳍部1010s、1010d、1010c的加工步骤，以使得能够沿鳍结构1010形成一个FET器件。然而，对应的加工步骤可以应用于沿鳍结构1010的多组这样的鳍部，以允许沿同一鳍结构1010形成多个对应的FET器件。
如将进一步详细描述的，该方法包括从第一侧1010a和第二侧1010b在横向上蚀刻鳍结构1010的第一鳍部和第二鳍部1010s、1010d中的每一者，使得分别在第一鳍部1010s和第二鳍部1010d中形成一组源极腔和一组漏极腔1048(例如，图16a-b至17a-b)。腔1048填充有虚设材料1049(例如，图18a-b至19a-b)。然后在从第二侧1010b掩蔽鳍结构(例如图21a-b)的同时，从腔1048中去除虚设材料1049。随后，形成源极主体1120s和漏极主体1120d，每一者包括沿第一侧1010a的相应公共主体部分1122和分别从相应公共主体部分突出到源极腔和漏极腔1048中的一组叉齿1124(例如，图22a-b)。该方法还包括从第二侧1010b在横向上蚀刻第三鳍部1010c，使得在第三鳍部1010c中形成一组栅极腔1060(例如图24a-b)。随后，形成栅极主体1140，栅极主体包括沿第二侧的公共栅极主体部分1142和从公共栅极主体部分突出进入栅极腔1160的一组栅极叉齿1144(例如，图25a-b)。
图4a-b描绘了层堆叠1000沿相应垂直平面C-C’和A-A’的截面。层堆叠1000被形成在基板1102上。基板1102可以例如是根据结合图1的基板102提供的任何示例的基板。层堆叠1000包括牺牲层1002、1006和沟道层1004的交替序列，其中牺牲层1002、1006是交替的第一牺牲层1002和第二牺牲层1006。第二牺牲层1006也可以表示为“第二非沟道层”。
每一层1002、1004、1006可以形成为外延(即外延生长/形成/沉积)半导体材料层。层1002、1004、1006可以用外延工艺(例如物理气相沉积(PVD)或化学气相沉积(CVD))在基板1102上生长。
根据所示示例，每一第一牺牲层1002由第一半导体材料形成，每一第二牺牲层1006由第二半导体材料形成，并且每一沟道层1004由第三半导体材料形成。第一至第三半导体材料在此指不同的半导体材料，例如不同的外延半导体材料。第一半导体材料也可以表示为“牺牲半导体材料”。第二半导体材料也可以表示为“第二层材料”。第三半导体材料也可以表示为“沟道材料”。
第一至第三半导体材料可被选择成在层1002、1004、1006之间提供蚀刻对比度。各材料尤其可被选择成便于相对于沟道层1004和第二牺牲层1006选择性地去除第一牺牲层1002，以及随后相对于沟道层1004选择性地去除第二牺牲层1006。与层或材料的“去除”或“蚀刻”相结合的术语“选择性”在本文中被理解为通过选择性蚀刻工艺来去除该层或该材料，其中待选择性地去除/蚀刻的层或材料的去除速率/蚀刻速率超过暴露于该蚀刻工艺的至少一个其他层或材料的去除速率/蚀刻速率。
根据一些示例，沟道层1004可以由SiGex形成，第二牺牲层1006可以由Si Gey形成，且第一牺牲层1002可以由SiGez形成，其中0≤x＜y＜z。第一和第二牺牲层1002、1006的组成可以更具体地是y＝x+d1和z＝y+d2，其中d1,d2≥0.25。Ge含量的这些相对比例可以便于高效的选择性去除。根据一些示例，沟道层1004可以由Si(即SiGex＝0)形成，第二牺牲层1006可以由Si Ge0..25形成，且第一牺牲层1002可以由SiGe0.5形成。更一般而言，层1002、1004、1006可以是与将要描述的后续选择性加工步骤相兼容的半导体材料的任何组合。例如，第一和第二牺牲层1002、1006可以是如上所述的SiGe层，而沟道层1004可以是薄膜层，例如由诸如过渡金属二醇化物(MX2)或IGZO之类的2D材料形成。此类堆叠可以使用例如CVD或本领域已知的层转移技术来形成。根据另一示例，层1002、1004、1006可以由不同的III-V族半导体材料形成。
所描绘的层堆叠1000的层数仅仅是示例，并且该数量可以小于或大于所描绘的数量。从下文可以理解，层堆叠1000的层数可以根据成品FET器件中所需的层数、源极/漏极叉齿的数目和栅极叉齿的数目(参见例如，器件100的沟道层150、源极和漏极叉齿124/134和栅极叉齿144)来选择。
根据一些示例，层堆叠1000可以包括例如(下部)第二牺牲层1006、(下部)沟道层1004、第一牺牲层1002、(上部)沟道层1004和(上部)第二保护层1006的连贯序列的一个或多个单元(在所示示例中是一个这样的单元)。这便于形成如下FET器件：该FET器件包括一对栅极叉齿，并且在栅极叉齿之间有一对源极叉齿和漏极叉齿以及与该对源极和漏极叉齿邻接的一对沟道层。
在图5a-b中，层堆叠1000已经被图案化以形成多个鳍结构1010。每一鳍结构1010的纵向尺寸、宽度尺寸和高度尺寸相对于基板1102分别沿第一水平方向X、第二水平方向Y和垂直方向Z来取向。每一鳍结构1010包括鳍形层堆叠，该鳍形层堆叠包括与层堆叠100的交替序列相对应的交替层序列。换言之，每一鳍结构1010包括牺牲层1002、1006和沟道层1004的交替序列，其中牺牲层1002、1006是交替的第一牺牲层1002和第二牺牲层1006。层1002、1004、1006可以被图案化以限定每一鳍结构1010的对应纳米片，并且因此可以被称为牺牲纳米片1002、1006和沟道纳米片1004。附图标记1010a和1010b分别表示鳍结构1010的第一侧和鳍结构1010的在横向上相对的第二侧。下文中还可参考鳍结构的第一/第二侧表面，该术语应理解成鳍结构1010第一/第二侧1010a/1010b的(物理)表面。为方便起见，根据上下文，附图标记1010a、1010b可被用于指鳍结构1010的第一/第二侧或第一/第二侧表面。
如图所示，可以通过在使用掩模1008(其可以表示“鳍图案化掩模1008”，且还在图4a和4b中示出)作为蚀刻掩模的同时来蚀刻层堆叠1000，来将层堆叠1000图案化。用于鳍图案化的示例蚀刻工艺包括各向异性蚀刻(自顶向下)，如反应离子蚀刻(RIE)。如图所示，层堆叠1000的蚀刻可以延伸到基板1102中。因此，基板1102可以与鳍结构1010相邻地开槽，使得每一鳍结构1010的基部被形成在基板1102上。以这种方式使基板1102开槽可适应源极、漏极和栅极主体下方较厚的底部隔离。
掩模1008可以由沉积在层堆叠1000上并随后图案化的掩模材料形成。示例掩模材料包括氮化物材料，诸如SiN或适合于鳍图案化的另一常规硬掩模材料，例如SiO2或a-Si。掩模1008的示例图案化技术包括单图案化(single patterning)技术(例如光刻和蚀刻)以及多图案化工艺(例如自对准双图案化或四图案化，SADP或SAQP))。
各附图将掩模1008描绘成包括两个掩模部分，共同标记为1008，使得可以形成两个鳍结构1010。这两个鳍结构1010可例如被用于形成互补的一对FET器件，例如图3所示的n型FET和p型FET。然而，可以理解，掩模部分可被形成的数量与要形成的鳍结构1010的数量相对应。在任何情况下，在该方法的后续阶段期间，掩模部分1008可以保留在每一鳍结构1010上作为封盖。
以下将主要参考一个鳍结构1010，然而，以下描述相应地适用于任何更多鳍结构。
在图6a-b中，已沉积覆盖材料以沿鳍结构1010的第一和第二侧1010a、1010b(尤其是在鳍结构1010的第一和第一侧表面1010a、1010b上)形成内衬1012。还形成了填充层1014，从而使鳍结构1010嵌入。填充层1014a也可表示为“工艺层”。内衬1012可由介电材料形成，例如氧化物(诸如SiO2)或氮化物(诸如SiN)或另一低k电介质(诸如SiCO)。可以例如使用原子层沉积(ALD)共形地沉积内衬1012。内衬1012尤其可以掩蔽鳍结构1010以免于后续工艺步骤(例如填充层1014的形成)。填充层1012可以由电介质形式的填充材料或工艺材料形成，例如SiO2等氧化物。填充层1014可以例如使用CVD沉积在基板1102上以使鳍结构1010嵌入。例如，填充层1014可以由可流动CVD(FCVD)SiO2形成。在沉积之后，填充层1014可被平坦化，例如使用化学机械平坦化(CMP)。如图6b所示，填充层1014可以进一步被开槽(例如通过CMP或回蚀)，以变得与掩模部分1008的上表面齐平，或者另选地在掩模部分1006被去除的情形中与鳍结构1010的上表面齐平。然而，根据一些示例，可以省略进一步开槽，使得鳍结构1010(和掩模部分1008)保持被填充层1014完全覆盖。根据一些示例，填充层1014也可由自平坦化旋涂层形成，例如有机旋涂层，诸如旋涂碳(SOC)，从而避免了在沉积之后需要CMP步骤。
在图7a-b中，在鳍结构1010旁边形成沟槽1018，以从第二侧1010b暴露鳍结构1010。具体而言，沟槽1018选择性地沿鳍结构1010的第二侧1010b形成，即沿第二侧101b而没有沿鳍结构的正对面的第一侧1010a形成。如图所示，沟槽1018可以通过穿过掩模1016(“沟槽蚀刻掩模1016”)中的开口来蚀刻填充层1014来形成，该开口被形成在填充层1014和鳍结构1010上方。更具体而言，该开口可以被限定成在鳍结构1010的第二侧1010b上方并沿第二侧1010b延伸，而没有沿第一侧1010a延伸。掩模1016可以例如由合适的硬掩模材料(例如氧化物或氮化物)形成，其中开口可以通过光刻和蚀刻来限定。用于形成沟槽1018的示例蚀刻工艺包括各向异性蚀刻(自顶向下)(如RIE)以及各向同性(湿法或干法)蚀刻。
取决于内衬1012和填充层1014之间的蚀刻对比度，内衬1012可以在填充层1012的蚀刻期间或之后使用单独的专用(例如各向同性)蚀刻步骤来从第二侧表面1010b去除。
沟槽1018允许第一牺牲层1002被从沟槽1018接近并在横向上且相对于第二牺牲层1006和沟道层1004被选择性地蚀刻。这反映在图8a和8b中，其中第一牺牲层1002已经被从鳍结构1010去除，以在鳍结构1010中先前被第一牺牲层1006占据的位置处形成一组纵向间隙或腔1020。第一牺牲层1002可以例如通过相对于第二和第三半导体材料来选择性地蚀刻第一半导体材料而被从鳍结构1010去除。可以使用(湿法或干法)各向同性蚀刻工艺。例如，相对于SiGex和SiGey对SiGez的选择性蚀刻(0＜＝x＜y＜z)可以使用基于HCl的干法蚀刻来达成，其中层1002、1004、1006之间的Ge含量的较大差异可以赋予经增加的蚀刻对比度。另一示例是使用氨过氧化物混合物(APM)的选择性蚀刻。然而，允许相对于较低Ge含量的SiGe层(和Si层)来选择性蚀刻较高Ge含量的SiGe材料的其他蚀刻工艺本身是本领域已知的，并且也可以被用于此目的。
为了便于沿第一牺牲层1002的整个长度去除第一牺牲层，可以形成沟槽1018以沿鳍结构1010的整个纵向尺寸暴露鳍结构1010侧表面1018b。
内衬1012和填充层1014可以形成支撑结构，支撑或系住鳍结构1010，从而在去除第一牺牲层1002期间和之后抵消鳍结构1010的崩塌。如图8b所示，当形成间隙1020时，掩模1016可以保留。然而，根据替换示例，掩模1016可以被去除，其中内衬1012和填充层1014自身可以在去除第一牺牲层1002期间支撑鳍结构1010。
如图所示，沟槽1018可以被形成在一对鳍结构1010之间的位置处，以暴露它们相互面对的侧表面。因此，可以使用同一沟槽1018从两个相邻的鳍结构1010去除牺牲层1002。
在图9a和9b中，通过用介电材料填充腔，在间隙1020中形成了第一介电层1022(例如，也是纳米片的形状)。第一牺牲层1022也可以表示成“第一非沟道层”。介电材料可以例如是氧化物或氮化物材料，诸如SiO2或SiN或(低k)。进一步示例包括SiCO、SiOCN、SiCN、SiON、SiBCN和SiBCNO。为了便于随后的选择性加工步骤，如下所述，第一介电层1022可以由与内衬1012不同的材料形成。例如，内衬1012可以由氮化物(例如SiN)形成，并且第一介电层1022可由氧化物(例如SiO2)形成。介电材料可以共形地沉积，例如使用原子层沉积(ALD)，使得间隙1020由介电材料完全填充。沉积之后可以是蚀刻步骤(湿法或干法、各向同性的或各向异性自顶向下)，以去除沉积在间隙1020外部的介电材料。
在形成第一介电层1022之后，可以如图所示沿第二侧1010b重新沉积内衬1012的覆盖材料(例如通过ALD)。掩模1016可以例如在形成第一介电层1022之前或之后以及在重新沉积内衬1012之前被去除。
在去除掩模1016之后，可以回蚀填充层1014以沿第一侧1010a暴露内衬1012，从而达到图9b所示的结构。根据一些示例，填充层1012可以改为被完全去除/回蚀，并且介电材料(例如SiO2)可以被(重新沉积)以用作底部介电层。从下面可以理解，第一介电层1022可以被用于形成各对源极和漏极叉齿之间的介电间隔物，并且另外钝化成品FET器件的沟道层1004的表面。将第一(半导体)牺牲层1002替换成第一介电层1022可另外实现鳍结构1010的诸层之间的经增加的蚀刻选择性，从而便于后续工艺步骤。
图10a和10b至12a和12b描绘了可执行的工艺步骤，以通过使用离子注入工艺在层1004、1006、1022中额外引入纵向蚀刻对比度/蚀刻选择性，以引入沿纵向维度的可变蚀刻特性。更具体而言，如下文所述，与第三鳍部1010c相比，离子注入工艺可被适配成在第一鳍部1010s和第二鳍部1010d中的每一者中引入经增加的掺杂剂浓度。
在图10a和10b中，离子注入掩模1024已经跨鳍结构1010被形成，以沿鳍结构1010交替地限定掩模区1028和非掩模区1030。非掩模区1030的延伸由虚线边界框来指示。如图10a所示，诸掩模区1028中的一者被限定成与第三鳍部1010c交叠/包括第三鳍部1010c，而一对非掩模区1030被限定成与第一鳍部和第二鳍部1010s、1010d交叠/包括第一鳍部和第二鳍部1010s、1010d。
掩模区1028对应于要形成的FET的源极/漏极区，即将在其中形成源极/漏极主体的区域。掩模区1030对应于要形成的FET的栅极区，即将在其中形成栅极主体的区域。由于这种对应关系，每个区域1028在下文中可以表示为“栅极区1028”，并且每个区域1030可以表示为“源极/漏极区1030”。换言之，离子注入掩模1024被限定成掩蔽每一栅极区1028并暴露每一源极/漏极区1030。
如附图中所描绘的，掩模1024可包括多个掩模部分(通常标记为1024)，以限定多个掩蔽和非掩蔽区1028，使得离子注入可以在多个区域或鳍部(如1010c)中被抵消。掩模1024可以由硬掩模材料的一个或多个层形成，举例而言诸如SiN之类的含氮硬掩模或a-Si。然而，可以使用适合于形成离子注入掩模的一部分的任何常规材料。掩模1024可以使用单图案化或多图案化技术来被图案化。
在图11a和11b中，鳍结构1010已经受离子注入工艺(示意性地表示为“I”)，其中与掩模(栅极)区1028相比，第一介电层1022、第二牺牲层1006和沟道层1004已在非掩模(源极/漏极)区1030中设置有经增加的掺杂剂浓度。相应地，与第三鳍部101c相比，第一鳍部和第二鳍部1010s、1010d已经设置有经增加的掺杂剂浓度。可以使用以预期方式影响蚀刻速率的任何类型的离子注入。
图12b描绘了在内衬1012被部分地开口以从第一和第二侧1010a、1010b中的每一者暴露出第一鳍部和第二鳍部1010s、1010d之后，鳍结构1010沿图12a所示的垂直平面B-B’的截面。第三鳍部1010c保持从第一和第二侧1010a、1010b中的每一者被覆盖。如图所示，可以在使用跨鳍结构1010延伸的掩模1024作为蚀刻掩模的同时蚀刻内衬1012。因此，鳍结构1010的侧表面1010a、1010b可以在未被掩模1024覆盖的区域1030中被暴露。可以使用各向同性蚀刻工艺(湿法或干法)去除内衬1012。图12b的截面示出了第二鳍部1010d，但也代表了第一鳍部1010s。
在图12a和12b中，在去除内衬1012的同时，“离子注入掩模”1024也被用作蚀刻掩模。然而，根据其他示例，可以在离子注入工艺之后去除掩模1024，并且可以形成跨鳍结构1010延伸的新的专用内衬开口掩模。掩模1024(或内衬开口掩模)可以如图所示在对内衬1012进行开口之后被去除。然而，掩模1024也可以在下文所述的第二牺牲层1006的后续蚀刻期间被保留，以待此后去除。
部分开口的内衬1012可以相应地与封盖1008一起限定掩模结构，该掩模结构从两侧1010a、1010b在栅极区1028(例如，第三鳍部1010c)中覆盖鳍结构1010并且限定开口，该开口从两侧1010a、1010b在源极/漏极区1030(例如，第一鳍部1010s和第二鳍部1010d)中暴露鳍结构1010。因此，掩模结构允许在横向上且选择性地接近和蚀刻第二牺牲层1006，以在源极/漏极区1030中(例如在第一鳍部和第二鳍部1010s、1010d中)形成腔1032。这反映在图13a和13b中，其中通过从两侧1010a、1010b蚀刻第二牺牲层1006，每一第二牺牲层1006的各部分在区域1030中已被去除以形成腔1032。如图所示，腔1032可以沿Y方向完全延伸贯穿鳍结构1010。沟道层1002和第一介电层1022的各部分在区域1030中可以保留，例如在第一鳍部和第二鳍部1010s、1010d中。留在区域1028中的内衬1012可以在形成腔1032期间和之后向鳍结构1010提供额外的支撑。第二牺牲层1006可以相对于第一介电层1022和沟道层被选择性地蚀刻(例如，通过相对于第一介电材料和第三半导体材料选择性地蚀刻第二半导体材料)。可以使用(湿法或干法)各向同性蚀刻工艺。例如，相对于SiGex＜y、SiO2和SiN来对SiGey进行选择性蚀刻可以使用基于HCl的干法蚀刻或APM来实现。
在图14a和14b中，通过用第二介电材料填充腔1032，已经形成了第二介电层1022(例如，也是纳米片的形状)。第二介电材料可以例如是氧化物或氮化物材料，诸如结合内衬1012提及的任何示例。第二介电层1034尤其可以由与内衬1012相同的材料形成。为了便于随后的选择性加工步骤，如下所述，第二介电层1034可以由与第一介电层1022不同的材料形成。(第二)介电材料可以共形地沉积，例如使用ALD，使得腔1032由介电材料完全填充。虽然没有反映在图14b中，在沉积之后可以是蚀刻步骤(湿法或干法、各向同性的或各向异性自顶向下)，以去除沉积在腔1032外部的介电材料。如果第二介电层由与内衬1012不同的材料形成，则内衬1012可沿鳍结构1010的侧面重新沉积，例如使用单独的ALD步骤。
图15a-b至图22a-b示出了用于沿鳍结构1010的每一源极/漏极区1030(例如沿第一鳍部和第二鳍部1010s、1010d)形成相应的源极/漏极主体的工艺步骤。每一源极/漏极主体可以形成源极主体1120s(例如，对应于器件100的源极主体120)或漏极主体1120d(例如，对应于器件100的漏极主体130)。图22a包括各个体标记1120s和1120d，而为了说明清楚，随后的附图仅包括公共标记1120。每一源极/漏极主体1120可以包括被布置在鳍结构1010的第一侧1010a处的公共半导体源极/漏极主体部分1122，以及从公共源极主体部分1122在Y方向上突出的一组在垂直上间隔开的半导体源极/漏极层部分或叉齿1124。在图15a、16a中且一直向前，已经省略了指示区域1030的虚线边界框以便不模糊附图。
在图15a-b中，内衬1012已被去除以沿鳍结构1010的整个纵向尺寸从两侧1010a、1010b暴露鳍结构1010。内衬1012可例如使用湿法或干法各向同性蚀刻来被去除。
在图16a-b中，沿鳍结构1010的第一和第二侧1010a、1010b沉积覆盖材料，从而形成使鳍结构1010嵌入的掩模层或覆盖层1044。覆盖层1044可以由合适的覆盖材料形成，诸如自平坦化旋涂层，例如有机旋涂层(诸如SOC)。开口或沟槽1046(例如“源极/漏极沟槽”)沿鳍结构1010的第一侧1010a和正对面的第二侧1010b中的每一者被形成在覆盖层1044中，在鳍结构1010的每一源极/漏极区1030中。开口或沟槽1046相应地已沿第一鳍部和第二鳍部1010s、1010d被形成在覆盖材料中，以从第一和第二侧1010a、1010b这两者暴露第一鳍部和第二鳍部1010s、1010d中的每一者。
可以通过穿过在覆盖层1044和鳍结构1010上方形成的掩模(“源极/漏极沟槽蚀刻掩模”，未示出)中的相应开口来蚀刻覆盖层1044来形成沟槽1046。每一开口可以被限定成在鳍结构上方并跨鳍结构延伸，从而沿第一侧1010a和第二侧1010b延伸。掩模可以例如由合适的硬掩模材料(例如氧化物或氮化物)形成，其中开口可以通过光刻和蚀刻来限定。用于形成沟槽1046的示例蚀刻工艺包括各向异性蚀刻(自顶向下)，如RIE。通过相对于封盖1008来选择性地蚀刻覆盖层1044，沟槽1046可以相对于鳍结构1010的侧表面1010a、1010b自对准地蚀刻。
覆盖层1044可以相应地与封盖1008一起限定掩模结构，该掩模结构从第一和第二侧1010a、1010b在栅极区1028(例如，第三鳍部1010c)中覆盖鳍结构1010并且限定开口，该开口从第一和第二侧1010a、1010b在源极/漏极区1030(例如，第一鳍部和第二鳍部1010s、1010d)中暴露鳍结构1010。因此，掩模结构允许在横向上且选择性地接近和蚀刻第一介电层1022的各部分，以沿鳍结构1010在源极/漏极区1030中(例如在第一鳍部和第二鳍部1010s、1010d中，如图17a-b所示)形成腔1048(例如，“源极/漏极腔”)。第一介电层1022的暴露在沟槽1046中的相对侧表面部分可从沟槽1046在横向上回蚀(沿Y方向和-Y方向)。第一介电层1022可被蚀刻，以使得腔1048完全延伸穿过鳍结构1010，例如直到从第一侧1010a行进的蚀刻前沿与从第二侧1010b行进的蚀刻前沿相遇。第一介电层1022可以相应地被蚀刻，使得第一介电层1022的各部分保留在腔1048的相对侧上的栅极区1028中，例如在第三鳍部1010c中。第一介电层1022可相对于第二介电层1034和沟道层1004被选择性地蚀刻(例如，通过相对于第二介电材料和第三半导体材料选择性地蚀刻第一介电材料)。可以使用(湿法或干法)各向同性蚀刻工艺。
在图18a-b和19a-b中，腔1048填充有虚设材料1049。虚设材料1049可以例如是与覆盖层1044相同的材料，其中虚设材料1049可以被沉积以填充腔1048和开口1046。然而，在沉积虚设材料1049之前去除覆盖层1044也是可能的。随后使用各向异性蚀刻自顶向下(沿-Z方向)回蚀虚设材料1049，以去除沉积在腔1048外部的虚设材料。随后重新沉积内衬1012，以沿两侧1010a、1010b覆盖鳍结构1010。
在图20a-b中，沿鳍结构1010的第一和第二侧1010a、1010b沉积覆盖材料，从而形成使鳍结构1010嵌入的掩模层或覆盖层1050。覆盖层1050可以由合适的覆盖材料形成，诸如结合覆盖层1044讨论的任何示例材料。开口或沟槽1051(例如“虚设去除沟槽”)沿鳍结构1010的第一侧1010a(但没有沿正对面的第二侧1010b)形成在覆盖层1050中，在鳍结构1010的每一源极/漏极区1030中。开口或沟槽1051相应地已沿第一鳍部和第二鳍部1010s、1010d形成在覆盖材料中，以仅从第一侧1010a暴露第一鳍部和第二鳍部1010s、1010d中的每一者。
可以通过穿过在覆盖层1050和鳍结构1010上方形成的掩模(“虚设去除沟槽蚀刻掩模”，未示出)中的相应开口来蚀刻覆盖层1050来形成沟槽1051。每一开口可以被限定成在鳍结构1010的第一侧1010a上方并沿第一侧1010a延伸，而非第二侧1010b。掩模可以例如由合适的硬掩模材料(例如氧化物或氮化物)形成，其中开口可以通过光刻和蚀刻来限定。用于形成沟槽1051的示例蚀刻工艺包括各向异性蚀刻(自顶向下)，如RIE。通过相对于封盖1008(和/或可以形成在封盖1008上的内衬1012)选择性地蚀刻覆盖层1050，可以将沟槽1051相对于鳍结构1010的侧表面1010a上的内衬1012自对准地蚀刻。
在形成沟槽1051之后，可以从鳍结构1010的第一鳍部和第二鳍部1010s、1010d的第一侧表面1010a去除暴露在每一沟槽1051中的内衬1012的各部分。可以使用合适的各向同性蚀刻工艺(湿法或干法)蚀刻内衬1012的各部分。
部分开口的内衬1012可相应地与封盖1008和覆盖层1050(如果未去除)一起限定掩模结构，该掩模结构从第二侧1010b在源极/漏极区1030和栅极区1028(例如，第一、第二和第三鳍部1010s、1010d、1010c)中覆盖鳍结构1010并且限定开口，该开口从第一侧1010a在源极/漏极区1030中(例如，第一鳍部和第二鳍部1010s、1010d)暴露鳍结构1010。掩模结构因此允许虚设材料1049在横向上且选择性地被接近和蚀刻并且相应地从腔1048中去除，如图21a-b所示。虚设材料1049可从沟槽1051在横向上回蚀(沿Y方向)。虚设材料104.9可从腔1048被完全去除。虚设材料1049可相对于第二介电层1034和沟道层1004被选择性地蚀刻(例如，通过相对于第二介电材料和第三半导体材料选择性地蚀刻虚设材料)。可以使用(湿法或干法)各向同性蚀刻工艺。
如上所述，可以通过从两侧1010a、1010b分别蚀刻第二牺牲层1006和第一介电层1022来形成腔1032以及腔1048。双侧蚀刻可以便于控制被去除的层部分和被保留的层部分之间的蚀刻轮廓(profile)。从图27a和27b中的示意图可以更好地理解这一点。
图27a是在层(例如层1006或1022)中形成的腔的俯视示意图。该腔是通过各向同性蚀刻从层1006/1022的一侧穿过例如内衬1012中的开口形成的(另一侧被内衬1012掩蔽)。由于各向同性蚀刻，腔的内壁是弯曲的。CD表示层1006/1022的宽度尺寸(沿Y方向)。L1D表示对于纵向尺寸A(沿X方向)的开口而言腔的估计最大长度尺寸(沿X方向)，假设在蚀刻前沿到达层1006/1022的相对侧之后停止蚀刻。V1D表示在与开口相对的一侧获得的腔的估计最小长度尺寸。相应地，腔的纵向尺寸的变异变成2CD。相反，如图27b所示，通过如上所述地从两侧蚀刻层1006/1022，腔的纵向尺寸的变异可以降到CD。
通过使用上述离子注入工艺在第二牺牲层1006中另外地引入纵向蚀刻对比度/蚀刻选择性，层1006/1022的各向同性蚀刻导致弯曲或圆形蚀刻前沿的趋势可被降低。此外，纵向蚀刻对比度可以通过提供与区域1030(例如，第一鳍部和第二鳍部1010s、1010d)中的层1006/1022的掺杂部分相比，区域1028(例如，第三鳍部1010c)中的层1008/1022的未掺杂部分的蚀刻速率降低，从而便于将腔1032/1048的形成定位到区域1030(例如第一鳍部和第二鳍部1010s、1010d)。相应地，选择性蚀刻还可被适配成相对于第三鳍部1010c的未掺杂的第二半导体材料/第一介电材料来选择性地蚀刻第一鳍部和第二鳍部1010s、1010d的经掺杂的第二半导体材料/第一介电材料。
还需要注意的是，通过使用各向同性蚀刻工艺来形成腔1032/1048，内衬1012/掩模1044中的开口的纵向尺寸(沿X方向)可以小于源极/漏极区1030的纵向尺寸。换言之，开口不需要与区域1030(沿X方向)同延。
参考图22a-b，在从腔1048去除虚设材料1049之后，可以沉积源极/漏极材料以形成源极/漏极主体1120。在源极/漏极材料沉积期间，覆盖层1050和/或内衬1012可以从第二侧1010b掩蔽鳍结构1010。覆盖层1050可以在源极/漏极材料沉积之前或之后被去除。
源极/漏极主体1120可以通过半导体源极/漏极材料的外延来被形成。外延可以从暴露在腔1048中的沟道层1004的顶表面部分和底表面部分来播种。沉积在腔1044中的材料可以形成与沟道层1006接触/邻接的叉齿1124。如图所示，外延可以继续，直到源极/漏极材料从腔1048突出以沿第一侧1010形成主体部分。随后可以进一步继续外延，使得诸(个体)主体部分合并以沿第一侧1010a限定公共主体部分1122。例如，Si或SiGe可以外延生长与Si或SiGe沟道层1004接触，例如使用选择性区域外延。外延可以包括在腔中的沟道层1004上沉积晶种层的初始子步骤，以促进源极/漏极主体1120的其余部分的生长。源极/漏极材料可以被掺杂，例如通过用n型或p型掺杂剂原位掺杂，以形成与沟道层接触的经掺杂源极/源极主体。
在外延之后，可以在源极/漏极主体1120上(例如，通过ALD)沉积接触蚀刻停止层(CESL)。在所示的示例中，CESL由与内衬1012相同的材料形成，并且因此被描绘成与内衬1012连续并用同一附图标记表示。然而，CESL也可以由不同的合适介电硬掩模材料形成。CESL可以在后续工艺步骤期间用作源极/漏极主体1120的掩模。
如图23a-b所示，在图21a-b至图22a-b中示出的工艺步骤可以在其他鳍结构处重复，诸如第二鳍结构1010(图17b中最右侧的鳍结构)，以沿第二鳍结构形成对应的源极/漏极主体1120。沿第二鳍结构1010的源极/漏极主体1120可以例如以与沿着第一鳍结构1010形成的源极或漏极主体1110相反的掺杂来被形成。
在沉积源极/漏极材料之后，鳍结构1010可被嵌入在介电层1052中，例如氧化物，诸如CVD或FCVD SiO2。介电层105可被开槽(例如通过CMP和/或回蚀)，以使其上表面与封盖1008的上表面或(如图所示)其上的内衬1012/CESL齐平。
图24a-b和图25a-b示出了例如沿第三鳍部1010c在每一栅极区1028中形成栅极主体1140的工艺步骤。栅极主体1140包括被布置在鳍结构1010的第二侧1010b处的公共栅极主体部分1142和一组在垂直上间隔开的栅极叉齿1144。每一栅极叉齿1142在与叉齿1124相反的方向上(沿-Y方向)从公共栅极主体1142突出进入相应沟道层1004上方或下方的空间中。在所示示例中，叉齿1144尤其延伸进入相应一对沟道层1004之间的空间中。在图24a-b中，沟槽1056(例如，“栅极沟槽”)已经沿鳍结构1010的第二侧1010b被形成在鳍结构1010旁边在每一栅极区1028中。相应地，开口或沟槽1056已经沿第三鳍部1010c被形成在介电层1052中，以仅从第二侧1010b暴露第三鳍部1010c。
如图所示，沟槽1056可以通过穿过掩模1058(“栅极沟槽蚀刻掩模1058”)中的开口来蚀刻介电层1058来形成，该开口被形成在介电层1052和鳍结构1010上方。更具体而言，该开口可以被限定成在鳍结构1010的第二侧1010b上方并沿第二侧1010b延伸，而没有沿第一侧1010a延伸。掩模1058和沟槽1056可以分别以与源极/漏极沟槽蚀刻掩模和源极/漏极沟槽1046相同的方式被形成和蚀刻。
取决于内衬1012和介电层1052之间的蚀刻对比度，内衬1012可以在介电层1052的蚀刻期间或之后使用单独的专用(例如各向同性)蚀刻步骤来从第二侧表面1010b被去除。
部分开口的内衬1012可相应地与封盖1008、介电层1052和栅极沟槽蚀刻掩模1058(如果未去除)一起限定掩模结构，该掩模结构从第一侧1010b在源极/漏极区1030和栅极区1028(例如，第一、第二和第三鳍部1010s、1010d、1010c)中覆盖鳍结构1010并限定开口，该开口从第二侧1010b在栅极区1028中(例如，第三鳍部1010c)暴露鳍结构1010。因此，该掩模结构允许保留在栅极区1028中(例如，第三鳍部1010c)的第二牺牲层1006的各部分被从沟槽1056接近并在横向上且被选择性地蚀刻，以在栅极区1028(例如第三鳍部1010c)中形成腔1060(例如，“栅极腔”)。暴露在沟槽1056中的第二牺牲层1006的各部分的侧表面可以从沟槽1056在横向上回蚀(沿-Y方向)。第二牺牲层1006的这些部分可以被蚀刻，使得腔1060着-Y方向完全延伸穿过鳍结构1010。蚀刻可以继续，直到第二牺牲层1006的各部分从鳍结构1010被去除(即完全去除)。
从上文可以理解，第二牺牲/非沟道层1006的保留部分与第二牺牲层1006的未被第二介电层1034替换的部分相对应，并且因此可以是第二半导体材料，且尤其是未掺杂的。因此，可以通过相对于第一介电材料和第三半导体材料来选择性蚀刻第二半导体材料(例如未掺杂的)来从鳍结构1010去除这些部分1006。
由于在形成腔1060之前保留的第二牺牲层1006的各部分在两侧(如沿鳍结构1010的纵向方向(即X方向)观察到的)被第二介电层1034包围，所以腔蚀刻可以被限制在区域1028，例如第三鳍部1010c。因此，第二半导体材料可以相对于第二介电材料来被进一步选择性地蚀刻，使得第二介电层1034可以用作沿鳍结构1010的纵向方向X的蚀刻停止层。可以使用(湿法或干法)各向同性蚀刻工艺。例如，相对于SiGex对SiGey(0≤x＜y)的选择性蚀刻可以如上所述地例如使用基于HCl的干法蚀刻来实现。
在图25a-b中，已经形成了栅极主体1140，包括腔1060中的一组栅极叉齿1144和沟槽1056中的公共栅极主体部分1142，从而合并栅极叉齿1144。为解说清楚起见，栅极主体1140被描绘成单件主体，然而它可以通过沉积包括栅极介电层以及一种或多种栅极金属的栅极材料堆叠(“栅极堆叠”)来被形成。栅极介电层可以是高k的常规栅极电介质，诸如HfO2、LaO、AlO和ZrO。栅极金属的示例包括常规功函数金属(诸如TiN、TaN、TiAl、TiAlC或WCN，或其组合)以及栅极填充材料(诸如W和Al)。至少栅极介电层和WFM层可以被共形地沉积，例如通过ALD，以便于沉积在腔1060内。在栅极形成期间，鳍结构1010被介电层1052从第一侧1010a掩蔽，使得公共栅极主体部分1142选择性地沿第二侧1010b形成。
可以使用例如CMP和/或金属回蚀工艺将栅极金属开槽以形成经开槽栅极1140。栅极1140可以如图所示被开槽，以使其上表面与介电层1052的上表面齐平。根据其他示例，栅极1140可以被开槽到低于介电层1052的上表面的水平，并随后被电介质覆盖，以恢复在栅极1140上方的介电层1052。
如图24b所示，沟槽1056可以被形成在一对鳍结构1010之间的位置处，以暴露它们相互面对的侧表面。因此，可以使用同一沟槽1056在两个相邻的鳍结构1010中形成腔1060，其中栅极主体1140可以由该相邻的鳍结构1010共享。
如参考FET器件100所讨论的，栅极叉齿144和源极/漏极叉齿124/34可以被布置成与每一沟道层150a的相应公共区150as/150ad交叠。根据该示例工艺，通过形成腔1048以延伸进入栅极区1028/第三鳍部1010c和/或形成腔1060以延伸进入源极/漏极区1030/第一鳍部和第二鳍部1010s、1010d中，可以促进这种配置。如图17a和18a中的虚线示意性地所示，可以通过沿X和-X方向蚀刻第一介电层1022达额外的量Lov1来延伸腔1048，从而使得能够形成对应地延伸/伸长的源极/漏极叉齿1124，如图22a所示。对应地，如图24a中的虚线示意性地所示，可以通过沿X和-X方向部分地蚀刻第二介电层1034达额外的量Lov2来延伸腔1060，从而使得能够形成对应地延伸/伸长的栅极叉齿1144，如图25a所示。图25a示意性地示出了可以通过这种方式获得的公共交叠区的组合长度Lov＝Lov1+Lov2。如上所述，这些蚀刻工艺的各向同性性质可导致腔1048、1060的圆形轮廓。因此，交叠长度Lov、Lov1和/或Lov2可各自理解成表示鳍结构1010内的最大交叠长度，并且精确的交叠长度可沿鳍结构1010的宽度方向Y变化。
在图26a-b中，源极/漏极触点1054已经被形成在源极/漏极主体1120上。。触点1054可以如图所示形成为围裹(wrap-around)触点，即围绕包裹公共主体部分1122。可以在介电层1052中图案化源极/漏极触点沟槽，并且可以沿第一侧1010a将内衬1012/CESL开口(例如，使用光刻和蚀刻)，并且可以在其中沉积一种或多种触点金属以形成源极/漏极触点1054。触点金属的示例包括W、Al、Ru、Mo或Co。可以使用金属回蚀工艺将触点金属开槽以形成经开槽的触点1054。然后可以用电介质覆盖经开槽的触点1052，以恢复源极/漏极触点1054上方的介电层1052。可以对介电层1054施加CMP。如图所示，介电层1052可被开槽(例如通过CMP和/或回蚀)，以使其上表面与封盖1008的上表面齐平。
在上文中，主要参考有限数量的示例描述了用于形成第一类型的FET器件(例如FET器件100)的工艺。然而，如本领域技术人员容易理解的，除了上述公开的示例之外的其他示例也是同样可能的。
例如，参考图22a-b讨论的源极/漏极主体1120的外延可以在形成经合并的公共半导体主体部分1122之前停止。在这种情况下，(金属)源极/漏极触点1054可以限定围绕包裹叉齿1124的端部的公共(金属)主体部分1124。此外，在形成经合并的公共半导体主体部分1122的情况下，触点1054可被认为形成公共主体部分1122的一部分，其中公共主体部分1112可以形成为经组合的半导体-金属公共主体部分。
根据另一示例，代替外延源极/漏极主体部分和/或叉齿，可以例如通过在腔1048和沟槽1051中沉积金属来形成包括金属源极/漏极叉齿1124和金属源极/漏极主体部分1122的金属源极/漏极主体1120。金属源极/漏极叉齿1124可以例如与由薄膜或2D材料(诸如过渡金属二醇化物(MX2)或IGZO)形成的沟道层组合。
根据又一示例，可以省略离子注入工艺。这可造成工艺复杂性的总体降低，尽管在例如腔1032、1048和1060的蚀刻期间以较不精确的控制为代价。该方法可以根据此类示例，从图9a和9b中描绘的阶段直接进行到图12a和12b中描绘的阶段，其中内衬1012已经部分地开口。在这种情况下，可以使用上述专用内衬开口掩模来将内衬1012开口，所述专用内衬开口掩模被限定成用于将内衬1012开口以暴露栅极区1028的相对侧上的相应源极/漏极区1030中的第一鳍部和第二鳍部1010s、1010d中的每一者。该方法随后可以如上文结合图13a和13b进一步阐述地进行，并且不同之处是第一、第二和第三部分1010s、1010d、1010c之间没有掺杂浓度差异。
根据参考图8a-b和9a-b讨论的工艺步骤的替换方案，包括用所示第一介电材料的第一介电层1022替换第一半导体材料的第一牺牲层1002，具有图9a-b示出的层结构的鳍结构1010可以改为通过在经由外延和/或层转移技术形成的多层SOI结构(例如Si/SiO2/Si/SiGe/SiO2/Si/SiGe…)中图案化这样的鳍结构来被形成。
根据参考图21a-b讨论的工艺步骤的替换方案，可以形成与层1052相对应的介电覆盖层来代替覆盖层1050。对应于沟槽1051的沟槽随后可以被形成在介电覆盖层中，虚设材料1049可被去除，并且源极/漏极主体1120可以被形成在腔1048和沟槽中。沟槽可以用电介质来填充以恢复覆盖层。随后可以形成接触沟槽，并且可以在其中形成源极/漏极触点(例如，在进一步的鳍结构处重复加工之后)。
现在将参考图28a-b至35a-b描述用于形成第二类型的FET器件(例如FET器件200)的方法的实施例。在以下附图中，元素分别编号为2NNN，其中最后三位数字NNN对应于结合图4a-b至27a-b讨论的元件1NNN。为避免过度重复，将不再重复对类似元素的描述。
如上所述，FET器件200与FET器件100的不同之处尤其在于：尽管FET器件的源极和漏极叉齿224、234与沟道层112齐平，但FET器件100的源极和漏极叉齿124、134与栅极叉齿144和沟道层150在垂直上偏移开。鉴于此，FET器件200可以通过将参考FET器件100讨论的许多工艺步骤应用于包括替代组成的层堆叠的鳍结构2020来形成。层堆叠可以包括沟道层2004(例如对应于沟道层1004)和与沟道层2004交替的非沟道层2022(例如对应第一介电层1022)，其中每与非沟道层2022由相同的第一层材料(例如第一介电材料)形成。
参考图28a-b和29a-b，此类鳍结构2010可以通过在形成于基板2102(例如，对应于基板1102)上并包括牺牲层2002和沟道层2004的交替序列的层堆叠2000中图案化初步鳍结构2010来形成。牺牲层2002可以由与要形成的沟道层2004的沟道材料和非沟道层2022的第一层材料不同的牺牲半导体材料形成。牺牲层和沟道层2002、2004可以类似于第一牺牲层1002和沟道层1004，分别由外延半导体材料(例如SiGey和SiGex)形成，其中0≤x<y，例如y＝x+d，其中d≥0.25。
随后可以通过将与上文结合图7a-b和8a-b描述的用于将牺牲层1002替换成第一介电层1022的工艺步骤相对应的工艺步骤应用于鳍结构2010，将牺牲层2002替换成非沟道层2022：沉积使初步鳍结构2010嵌入的工艺材料，
在工艺材料中在初步鳍结构2010旁边形成沟槽，
通过从沟槽选择性地在横向上蚀刻牺牲材料以在鳍结构2010中形成纵向间隙来去除牺牲层2002，以及
随后用第一层/介电材料填充间隙以形成与沟道层2004交替的非沟道层2022。所得鳍结构在图30a-b中示出，其中另外沿鳍结构2010的第一和第二侧2010a、2010b形成了内衬2012(例如，对应于内衬1012)。还形成了填充层2014(例如，对应于填充层1014)，从而使鳍结构2010嵌入。
在结合图10a-b到12a-b所述的可选离子注入步骤之后，该方法随后可继续进行：
-通过从第一和第二侧2010a、2010b中的每一者在横向上蚀刻第一鳍部和第二鳍部2010s、2010d中的每一者，在相应源极/漏极区2030中的第一鳍部和第二鳍部2010s、2010d中的沟道层2004中形成源极腔和漏极腔2048(例如图31a-b)；
--用虚设材料2049填充源极腔和漏极腔2048(例如图32a-b)；
-在从第二侧2010b掩蔽鳍结构2010的同时：通过从第一侧2010a蚀刻来从源极腔和漏极腔去除虚设材料，并且随后形成源极主体和漏极主体2120s、2120d(例如图33a-b)；以及
-在从第一侧2010a掩蔽鳍结构2010的同时：通过从第二侧2010b在横向上蚀刻第三鳍部2010c，在第三鳍部2010c中的非沟道层2022中形成一组栅极腔2060，并且随后形成栅极主体2140(例如图34a-b和图35a-b)。
如结合图26a-b所述，源极/漏极触点可随后被形成在源极/漏极主体2120s、2120d上。上述用于形成第一类型的FET器件的方法的附加变型对应地适用于本方法，例如在形成经合并的公共半导体主体部分2122之前可以停止外延，可以形成金属源极/漏极主体而不是含半导体的源极/漏极主体，可以使用非Si基沟道层，和/或鳍结构2010可另选地通过图案化经由外延和/或层转移技术形成的多层SOI结构(例如SiO2/Si/SiO2/Si/SiO2/……)来形成。

Claims (15)

1.一种用于形成场效应晶体管器件(100；200)的方法，所述方法包括：
形成鳍结构(1010；2010)，所述鳍结构包括层堆叠，所述层堆叠包括沟道层(1004；2004)和与所述沟道层(1003；2004)交替的非沟道层(1022、1006；2022)，所述鳍结构(1010；2020)包括第一鳍部(1010s；2010s)、第二鳍部(1010d；2010d)和位于所述第一鳍部和第二鳍部之间的第三鳍部(1010c；2010c)；
从所述鳍结构(1010；2010)的第一和第二相对侧(1010a、1010b；2010a、2010b)的每一者横向地蚀刻所述第一鳍部和第二鳍部(1010s、1010d；2010s、2010d)中的每一者，使得在所述层堆叠的第一组层中形成延伸穿过所述第一鳍部的一组源极腔(1048；2048)，并且使得在所述层堆叠的所述第一组层中形成延伸穿过所述第二鳍部的一组漏极腔(1048；2048)；
用虚设材料(1049)填充所述源极腔和所述漏极腔(1048；2048)；
在从所述第二侧(1010b；2010b)掩蔽所述鳍结构的同时：
-通过从所述第一侧(1010a；2010a)进行蚀刻来从所述源极腔和所述漏极腔去除所述虚设材料，以及
-随后，形成源极主体和漏极主体(1120s、1120d；2120s、2120d)，每一者包括沿所述第一侧(1010a；2010a)的相应公共主体部分(1122)和分别从所述相应公共主体部突出进入所述源极腔和所述漏极腔中并邻接所述沟道层(1004；2004)的一组叉齿(1124)；以及
在从所述第一侧(1010a；2010a)掩蔽所述鳍结构的同时：
-从所述第二侧(1010b；2010b)横向地蚀刻所述第三鳍部(1010c；2010c)，使得在所述层堆叠的第二组层中形成延伸穿过所述第三鳍部的一组栅极腔(1060；2060)，所述第二组层不同于所述第一组层，以及
-随后，形成栅极主体(1140；2140)，所述栅极主体包括沿所述第二侧的公共栅极主体部分(1142；2142)和从所述公共栅极主体部分突出进入所述栅极腔(1160；2160)中的一组栅极叉齿(1144；2144)。
2.根据前述权利要求中的任一项所述的方法，其特征在于，所述沟道层(1004)是沟道材料的，并且所述非沟道层是交替的第一层材料的第一非沟道层(1022)和第二层材料的第二非沟道层(1006)，以及
其中所述蚀刻所述第一鳍部(1010s)和所述第二鳍部(1010d)以形成所述源极腔和漏极腔(1048)包括选择性地蚀刻所述第一层材料，以及
其中所述蚀刻所述第三鳍部(1010c)以形成所述栅极腔(1060)包括选择性地蚀刻所述第二层材料。
3.根据权利要求2所述的方法，其特征在于，所述第一层材料是第一介电材料。
4.根据权利要求3所述的方法，其特征在于，形成所述鳍结构(1010)包括：
形成初步鳍结构(1010)，所述初步鳍结构包括所述沟道层(1004)和与所述沟道层(1004)交替的非沟道层，所述非沟道层是交替的牺牲半导体材料的牺牲层(1002)和所述第二层材料的第二非沟道层；
形成与所述初步鳍结构(1010)邻接的支撑结构(1014)；以及
在所述支撑结构支撑所述初步鳍结构的同时，将所述牺牲层(1002)替换成所述第一非沟道层(1022)。
5.根据权利要求2-4中的任一项所述的方法，其特征在于，还包括，在形成所述源极腔和漏极腔(1048)之前：
从所述第一和第二侧(1010a、1010b)中的每一者横向地蚀刻所述第一鳍部和第二鳍部(1010s、1010d)中的每一者，使得在所述第二非沟道层(1006)中形成延伸穿过所述第一鳍部和第二鳍部的一组腔(1032)，以及
用第二介电材料填充所述腔(1032)以在所述腔(103)中形成第二介电层(1034)。
6.根据权利要求5所述的方法，其特征在于，蚀刻所述第三鳍部(1010c)以形成所述栅极腔(1060)包括从所述第二侧(1010b)选择性地蚀刻所述第二层材料以去除残留在所述第二介电层(1034)之间的所述第二层材料。
7.根据权利要求2-6中的任一项所述的方法，其特征在于，所述源极腔和漏极腔(1048)被蚀刻以部分地延伸进入所述第三鳍部，和/或所述栅极腔(1060)被蚀刻以部分地延伸进入所述第一鳍部和第二鳍部。
8.根据权利要求1所述的方法，其特征在于，所述非沟道层(2022)是第一层材料的，而所述沟道层是沟道材料的，
其中所述蚀刻所述第一鳍部(1010s)和所述第二鳍部(1010d)以形成所述源极腔和所述漏极腔包括选择性地蚀刻所述沟道材料，以及
其中形成所述一组栅极腔(2060)包括选择性地蚀刻所述第一层材料。
9.根据权利要求8所述的方法，其特征在于，所述第一层材料是第一介电材料。
10.根据前述权利要求中的任一项所述的方法，其特征在于，还包括在用所述虚设材料填充所述源极腔和所述漏极腔之后：
沿所述鳍结构(1010、1010)的所述第一和第二侧(1010a、1010b；2010a、2020b)沉积覆盖材料(1012、1050)；以及
沿所述第一鳍部和第二鳍部(1010s、1010d；2010s、2010d)在所述覆盖材料中形成开口，以仅从所述第一侧(1010a)暴露所述第一鳍部和第二鳍部中的每一者；以及
其中所述方法随后包括经由所述覆盖材料(1012)中的所述开口进行所述虚设材料(1049)的所述去除和所述源极主体和所述漏极主体的所述形成。
11.根据权利要求10所述的方法，其特征在于，所述覆盖材料被共形地沉积。
12.根据前述权利要求中的任一项所述的方法，其特征在于，还包括沿所述第三鳍部(1010s、1010d；2010s、2010d)形成栅极沟槽，以仅从所述第二侧(1010b；2010b)暴露所述第三鳍部(1020c；2010c)，其中所述栅极沟槽被形成在沿所述鳍结构(1010；2010)的所述第一和第二侧(1010a、1010b；2010a、2010b)沉积的绝缘材料中，
其中所述第三鳍部(1010c；2010c)的所述蚀刻和所述栅极主体的所述形成是经由所述栅极沟槽(1056)进行的。
13.根据权利要求12所述的方法，其特征在于，在形成所述源极主体和漏极主体之后进行所述第三鳍部(1010c；2010c)的所述蚀刻和所述栅极主体(1140；2140)的所述形成，并且其中所述方法包括沉积所述绝缘材料以使所述鳍结构以及所述源极主体和漏极主体嵌入。
14.根据前述权利要求中的任一项所述的方法，其特征在于，形成所述源极主体和漏极主体包括在所述一组源极腔和所述一组漏极腔中外延地生长源极/漏极材料以在其中形成叉齿，以及进一步在所述叉齿上生长所述源极/漏极材料，使得所述源极/漏极材料合并以形成所述源极主体和漏极主体的相应公共主体部分。
15.根据前述权利要求中的任一项所述的方法，其特征在于，还包括对所述第一鳍部和第二鳍部(1010s、1010d)进行离子注入工艺，同时掩蔽所述第三鳍部(1010c)以免于所述离子注入工艺。
CN202211540722.7A 2021-12-03 2022-12-02 用于形成fet器件的方法 Pending CN116230542A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP21212150.3A EP4191670A1 (en) 2021-12-03 2021-12-03 Method for forming fet device
EP21212150.3 2021-12-03

Publications (1)

Publication Number Publication Date
CN116230542A true CN116230542A (zh) 2023-06-06

Family

ID=78821092

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211540722.7A Pending CN116230542A (zh) 2021-12-03 2022-12-02 用于形成fet器件的方法

Country Status (3)

Country Link
US (1) US20230178630A1 (zh)
EP (1) EP4191670A1 (zh)
CN (1) CN116230542A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711414B2 (en) * 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US12094781B2 (en) * 2019-09-13 2024-09-17 Hitachi High-Tech Corporation Manufacturing method of three-dimensional semiconductor device
CN111584486B (zh) * 2020-05-21 2022-07-08 中国科学院微电子研究所 具有交错结构的半导体装置及其制造方法及电子设备
US11164942B1 (en) * 2020-05-27 2021-11-02 Imec Vzw Method for forming nanosheet transistor structures

Also Published As

Publication number Publication date
US20230178630A1 (en) 2023-06-08
EP4191670A1 (en) 2023-06-07

Similar Documents

Publication Publication Date Title
TWI737391B (zh) 具有強健內間隔件之環繞式閘極場效電晶體及方法
US10192819B1 (en) Integrated circuit structure incorporating stacked field effect transistors
US12094972B2 (en) Gate-all-around field effect transistors having end portions of nanosheet channel layers adjacent to source/drain regions being wider than the center portions
US10256302B2 (en) Vertical transistor with air-gap spacer
US10770591B2 (en) Source/drain contacts for non-planar transistors
TWI595666B (zh) 用於非平面電晶體之鎢閘極技術（三）
US20160225916A1 (en) Stacked nanowire device with variable number of nanowire channels
EP3660891B1 (en) A method for forming a semiconductor device
US11682591B2 (en) Method for forming transistor structures
KR20220022042A (ko) 반도체 디바이스 및 방법
CN114664945A (zh) Fet器件和用于形成fet器件的方法
KR102541232B1 (ko) 반도체 디바이스 및 방법
CN116266606A (zh) 一种用于形成半导体器件的方法
US20220093734A1 (en) Method for forming a semiconductor device
CN116230542A (zh) 用于形成fet器件的方法
CN116230541A (zh) 用于形成fet器件的方法
EP4191669B1 (en) Method for forming a fet device
CN116230767A (zh) 场效应晶体管器件
US20230187528A1 (en) Method for Forming a Precursor Semiconductor Device Structure
US20240321958A1 (en) Semiconductor Devices and Methods of Designing and Forming the Same
US20240204082A1 (en) Method for Forming a Semiconductor Device
US20240072156A1 (en) Semiconductor device and manufacturing method thereof
CN116266537A (zh) 用于形成半导体器件的方法
CN114792659A (zh) 半导体元件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination