CN116171495A - 半导体结构的制作方法 - Google Patents
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Abstract
本申请提供了一种半导体结构的制作方法，利用对应于衬底的一个单元区的掩膜各开口孔占比大小不同，从而生长发光层时各开口内的反应气体的流速不同，发光层的生长速度不同，生长的发光层中各元素的掺入效率不同，进而使得生长的发光层中各元素的组分占比不同，LED的发光波长不同。上述工艺简单，能在一个衬底上制作可用于全彩LED的半导体结构，减小了全彩LED的尺寸。
Description
本申请涉及半导体技术领域，尤其涉及一种半导体结构的制作方法。
发光二极管，简称LED，是利用电子与空穴之间的复合辐射出可见光。LED的两个主要应用领域包括：照明与显示。尤其在显示领域，未来发展趋势包括：更高画质和更高清(更多数量的像素和更小尺寸的像素)。实现高清显示的关键技术是实现超小发光像素，需要更小尺寸的全彩LED发光单元。
而现有技术中，目前全彩LED封装单元的尺寸为1mm*1mm，采用的是红、绿、蓝三颗正装LED芯片通过固晶和打线工艺封装到PCB板上，PCB板再通过导电通孔工艺将三种芯片的电极从背面引出，形成一个全彩LED封装单元。全彩LED封装单元再通过COB(chip on board)封装工艺压焊到COB平板上，通过COB平板上的行列布线形成点阵LED显示屏。全彩LED封装单元以及点阵LED显示屏的尺寸都较大。
发明内容
本发明的发明目的是提供一种半导体结构的制作方法，可用于全彩LED且能减小全彩LED的尺寸、降低成本。
为实现上述目的，本发明提供的半导体结构的制作方法，包括：
提供衬底，所述衬底的表面包括若干单元区，每一所述单元区包括n个子单元区，n为大于等于2的正整数；
在所述衬底上设置图形化的掩膜，所述图形化的掩膜对应每一个所述子单元区具有一个开口；每一所述单元区对应的n个所述开口的孔占比中至少存在一个所述开口的孔占比与其他n-1个所述开口的孔占比不同，其中，所述开口的孔占比为所述开口的面积与所述开口所对应的所述子单元区对应在所述图形化的掩膜上的面积之间的比值；
在所述开口暴露的所述衬底上依次形成第一类型的半导体层、发光层以及第二类型的半导体层，所述第二类型的半导体层与所述第一类型的半导体层的导电类型相反。
可选地，所述制作方法还包括：在所述衬底与所述图形化的掩膜之间形成共电极层；所述第一类型的半导体层、所述发光层以及所述第二类型的半导体层依次形成在所述开口暴露的所述共电极层上。
可选地，所述单元区的n个所述子单元区对应的n个所述开口的孔占比均不相同。
可选地，所述单元区的n个所述子单元区的面积相同，n个所述子单元区对应的n个所述开口中至少存在一个所述开口的面积与其他n-1个所述开口的面积不同。
可选地，相邻的两个所述单元区对应的2n个所述开口的排布方式呈镜面对称。
可选地，所述单元区的n个所述子单元区中至少存在一个所述子单元区的面积与其他n-1个所述子单元区的面积不同，n个所述子单元区对应的n个所述开口的面积相同。
可选地，相邻的两个所述单元区中的2n个所述子单元区的排布方式呈镜面对称。
可选地，所述子单元区的形状为矩形、圆形、三角形、六边形以及梯形中的一种。
可选地，所述开口的形状为矩形、圆形、三角形、六边形以及梯形中的一种。
可选地，所述图形化的掩膜为保留在所述半导体结构中的图形化的掩膜层或者为可重复使用的遮挡掩模版。
可选地，所述发光层包括单量子阱层或多量子阱层。
可选地，所述第一类型的半导体层的材料为Ⅲ族氮化物、和/或所述发光层的材料为Ⅲ族氮化物、和/或所述第二类型的半导体层的材料为Ⅲ族氮化物。
可选地，所述发光层中掺杂In元素，调整所述开口的孔占比以调整所述开口内的所述发光层中In元素的组分占比。
与现有技术相比，本发明的有益效果在于：
利用对应于衬底的一个单元区的掩膜各开口孔占比大小不同，从而生长发光层时各开口内的反应气体的流速不同，发光层的生长速度不同，生长的发光层中各元素的掺入效率不同，进而使得生长的发光层中各元素的组分占比不同，LED的发光波长不同。上述工艺简单，且能在一个衬底上制作可用于全彩LED的半导体结构，减小了全彩LED的尺寸，降低了成本。
图1是本发明第一实施例的半导体结构的制作方法的流程图；
图2至图6是图1中的流程对应的中间结构示意图；
图7至图10是本发明第二实施例的半导体结构的制作方法对应的中间结构示意图；
图11是本发明第三实施例的半导体结构的制作方法的流程图；
图12至图15是图11中的流程对应的中间结构示意图；
图16是本发明第四实施例的半导体结构的制作方法对应的中间结构示意图；
图17至图20是本发明第五实施例的半导体结构的制作方法对应的中间结构示意图；
图21是本发明第六实施例的半导体结构的制作方法对应的中间结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
衬底10 单元区11
子单元区11a 图形化的掩膜12
图形化的掩膜层121 遮挡掩模版122
开口12a 子单元区的面积S1
开口的面积S2 子单元区对应在图形化的掩膜上的面积S3
第一类型的半导体层13 发光层14
第二类型的半导体层15 共电极层16
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的半导体结构的制作方法的流程图；图2至图6是图1中的流程对应的中间结构示意图。
首先，参照图1中的步骤S1以及图2所示，提供衬底10，衬底10的 表面包括若干单元区11，每一单元区11包括n个子单元区11a，n为大于等于2的正整数。
衬底10的材料可以为蓝宝石、碳化硅、硅、GaN、AlN或金刚石等材料。
本实施例中，半导体结构用于显示，若干单元区11呈阵列式排布，每一单元区11对应于一像素单元区；每一子单元区11a对应于一子像素区。
其它实施例中，半导体结构也可以用于照明。若干单元区11呈阵列式排布，每一单元区11对应于一照明单元区；每一子单元区11a对应于一基色发光结构区。
图2所示实施例中，n优选为3，对应形成红、绿、蓝三基色的LED发光结构。
一些实施例中，n也可以为4，对应形成红、绿、蓝、黄四基色的LED发光结构。
图2所示实施例中，每一子单元区11a的面积S1大小相同。
本实施例中，各个子单元区11a的形状都相同，且都为矩形。其它实施例中，各个子单元区11a的形状可以不同，和/或子单元区11a的形状还可以为圆形、三角形、六边形以及梯形中的一种。本实施例对各子单元区11a的分布、形状以及面积大小都不加以限定。
接着，参照图1中的步骤S2、图3以及图4所示，图4是沿着图3中的AA线的剖视图，在衬底10上设置图形化的掩膜12，图形化的掩膜12对应每一个子单元区11a具有一个开口12a；每一单元区11对应的n个开口12a的孔占比中至少存在一个开口12a的孔占比与其他n-1个开口12a的孔占比不同，其中，开口12a的孔占比为开口12a的面积S2与开口12a所对应的子单元区11a对应在图形化的掩膜12上的面积S3之间的比值。
本实施例中，图形化的掩膜12为图形化的掩膜层121。掩膜层121的 材料例如可以包括：二氧化硅与氮化硅中的至少一种。掩膜层121可以采用物理气相沉积法或化学气相沉积法形成，图形化可以采用干法刻蚀或湿法刻蚀实现。
本实施例中，参照2所示，每一单元区11的三个子单元区11a的面积S1大小相同，从而各子单元区11a对应在图形化的掩膜12上的面积S3大小相同。参照3所示，三个子单元区11a对应的三个开口12a的面积S2各不相同，从而实现各开口12a的孔占比不同。
一些实施例中，当一个单元区11包括n个子单元区11a时，各个子单元区11a的面积相同；n个子单元区11a对应的n个开口12a中可以至少存在一个开口12a的面积与其他n-1个开口12a的面积不同。
本实施例中，各个开口12a的形状都相同，且都为矩形。其它实施例中，各个开口12a的形状可以不同，和/或开口12a的形状还可以为圆形、三角形、六边形以及梯形中的一种。
之后，参照图1中的步骤S3、图5以及图6所示，图6是沿着图5中的BB线的剖视图，在各个开口12a暴露的衬底10上依次形成第一类型的半导体层13、发光层14以及第二类型的半导体层15，第二类型的半导体层15与第一类型的半导体层13的导电类型相反。
第一类型的半导体层13的材料可以为Ⅲ族氮化物，具体可以包括GaN、AlGaN中的至少一种。
需要说明的是，本实施例中，以化学元素代表某种材料，但不限定该材料中各化学元素的摩尔占比。例如GaN材料中，包含Ga元素与N元素，但不限定Ga元素与N元素的摩尔占比；AlGaN材料中，包含Al、Ga、N三种元素，但不限定各自的摩尔占比大小。
第一类型可以为P型，P型掺杂离子可以为Mg离子、Zn离子、Ca离子、Sr离子或Ba离子中的至少一种。
Ⅲ族氮化物材料的生长工艺可以包括：原子层沉积法(ALD，Atomic layer deposition)、或化学气相沉积法(CVD，Chemical Vapor Deposition)、或分子束外延生长法(MBE，Molecular Beam Epitaxy)、或等离子体增强化学气相沉积法(PECVD，Plasma Enhanced Chemical Vapor Deposition)、或低压化学蒸发沉积法(LPCVD，Low Pressure Chemical Vapor Deposition)，或金属有机化合物化学气相沉积法(MOCVD，Metal-Organic Chemical Vapor Deposition)、或其组合方式。
P型掺杂离子可以通过原位掺杂(in-situ)工艺实现。
发光层14可以包括单量子阱结构、多量子阱(MQW)结构、量子线结构和量子点结构中的至少一种。发光层14可以包括阱层和势垒层。阱层的禁带宽度小于势垒层的禁带宽度。
发光层14的材料可以为GaN基材料，其中可以掺杂In元素，具体例如为InGaN，也可以掺杂Al元素，具体例如为AlGaN。InN的禁带宽度大约为0.7eV，小于GaN的禁带宽度3.4eV，因而In的掺入量越大，发光层14的发光波长越长。AlN的禁带宽度大约为6.2eV，大于GaN的禁带宽度3.4eV，因而Al的掺入量越大，发光层14的发光波长越短。
含In或Al的GaN基材料的生长工艺可参照前述Ⅲ族氮化物材料的生长工艺。
掩膜12的开口12a孔占比大小不同，生长发光层14时各开口12a内的反应气体的流速不同，从而In/Al元素与Ga元素的掺入速率不同，即In/Al元素的掺入效率不同，这使得生长的发光层14中In/Al元素的组分占比不同。具体地，开口12a的孔占比越小，开口12a内发光层14的基础材料GaN的生长速度会变快，In元素的掺杂具有更好的选择性，In元素的掺入速率越大于Ga元素的掺入速率，因此，开口12a的孔占比越小，发光层14InGaN中In元素的组分含量越高，另外，开口12a的孔占比越小，开口内量子阱的厚度 也会随之增加，因为量子斯塔克效应，发光的波长会随之增加。反之，开口12a的孔占比越大，In元素的掺入速率与Ga元素的掺入速率差异越不明显，即In元素的掺入效率越低，生长的发光层14中In元素的组分占比越低。
在另一实施例中，发光层14的基础材料GaN中的掺杂Al元素，开口12a的孔占比越小，开口12a内发光层14的基础材料GaN的生长速度会变快，而Al元素的生长没有选择性，Al元素的掺入速率越小于Ga元素的掺入速率，因此，开口12a的孔占比越小，发光层14AlGaN中Al元素的组分含量越低，因而Al的掺入量越小，发光层14的发光波长越长。
此外，开口12a的孔占比越大，生长的发光层14的厚度越小；开口12a的孔占比越小，生长的发光层14的厚度越大，量子阱的厚度也会随之增加，因为量子斯塔克效应，发光的波长都会随之增加。
图6所示实施例中，掩膜12的厚度大于第一类型的半导体层13的预定最大厚度与发光层14的预定最大厚度之和，可避免一个单元区11的各子单元区11a的发光层14交叠，进而避免串色问题。
第二类型的半导体层15的材料可以为Ⅲ族氮化物，具体可以包括GaN、AlGaN中的至少一种。
第二类型可以为N型，N型掺杂离子可以为Si离子、Ge离子、Sn离子、Se离子或Te离子中的至少一种。
N型的Ⅲ族氮化物材料的生长工艺可参照前述P型Ⅲ族氮化物材料的生长工艺。
一些实施例中，第二类型的半导体层15可以附着在图形化的掩膜层121上，可通过干法刻蚀或湿法刻蚀去除掩膜层121上的第二类型的半导体层15，使得一个单元区11内的各个子单元区11a的第二类型的半导体层15电绝缘；一些实施例中，也可以不去除一个单元区11的掩膜层12上的第二类型的半导体层15，使得一个单元区11内的各个子单元区11a的第二类型的半导体层 15电连接在一起。
一些实施例中，可通过掩膜层121的材料选择，使得第二类型的半导体层15难以附着在图形化的掩膜层121上，如此，生长的第二类型的半导体层15可使得一个单元区11内的各个子单元区11a的第二类型的半导体层15电绝缘。
本实施例中，图形化的掩膜层121保留在半导体结构中。
一些实施例中，第一类型的半导体层13可以为N型半导体层，第二类型的半导体层15可以为P型半导体层。
每一子单元区11a的第一类型的半导体层13、发光层14以及第二类型的半导体层15形成了一LED结构。每一单元区11的LED结构形成一LED单元。
第一类型的半导体层13与第二类型的半导体层15分别被施加电压，提供空穴与电子时，发光层14中In元素的组分占比越高，发光波长越长；In元素的组分占比越低，发光波长越短；Al元素的组分占比越高，发光波长越短；Al元素的组分占比越低，发光波长越长。
后续工艺中，还可以继续制作第一电极与第二电极，以形成LED器件；其中，第一电极将第一类型的半导体层13电引出，第二电极将第二类型的半导体层15电引出。
图7至图10是本发明第二实施例的半导体结构的制作方法对应的中间结构示意图，图9是沿着图8中的CC线的剖视图。参照图7至图10所示，本实施例二的半导体结构的制作方法与实施例一的半导体结构的制作方法大致相同，区别仅在于：参照图7所示，步骤S2中，图形化的掩膜12为遮挡掩模版122；相应地，参照图8至图10所示，步骤S3结束后，遮挡掩模版122可与衬底10剥离后重复使用。
遮挡掩模版122的厚度可大于第一类型的半导体层13的预定最大厚度 与发光层14的预定最大厚度之和。
遮挡掩模版122可位于相邻子单元区11a之间，能防止一个单元区11的各子单元区11a的发光层14交叠、避免串色问题。同时，遮挡掩模版122还可位于相邻单元区11之间，能防止相邻单元区11之间的串色问题。
图11是本发明第三实施例的半导体结构的制作方法的流程图；图12至图15是图11中的流程对应的中间结构示意图，图14是沿着图13中的DD线的剖视图。
参照图11所示，本实施例三的半导体结构的制作方法与实施例一、二的半导体结构的制作方法大致相同，区别仅在于：
步骤S2'，参照图12至图14所示，在衬底10上依次设置共电极层16与图形化的掩膜12。换言之，在衬底10与图形化的掩膜12之间形成共电极层16。共电极层16的材料及其形成方法可以参照第一类型的半导体层13的材料及其形成方法。
步骤S3'，参照图15所示，在开口12a暴露的共电极层15上依次形成第一类型的半导体层13、发光层14以及第二类型的半导体层15。
共电极层16用于电连接一个单元区11中各个子单元区11a的第一类型的半导体层13，和/或各个单元区11的第一类型的半导体层13。
图16是本发明第四实施例的半导体结构的制作方法对应的中间结构示意图。
参照图16所示，本实施例四的半导体结构的制作方法与实施例一、二、三的半导体结构的制作方法大致相同，区别仅在于：相邻的两个单元区11对应的2n个开口12a的排布方式呈镜面对称。
相对于图3中的开口12a的排布方式，本实施例的镜面对称排布方式的好处在于：孔占比接近的开口12a临近，可稳定反应气体的流速，使得In/Al元素的掺入效率稳定，生长的发光层14中In/Al元素的组分占比稳定。
图17至图20是本发明第五实施例的半导体结构的制作方法对应的中间结构示意图，图19是沿着图18中的EE线的剖视图。参照图17至图20所示，本实施例四的半导体结构的制作方法与实施例一、二、三的半导体结构的制作方法大致相同，区别仅在于：
步骤S1中，参照图17所示，一个单元区11中，各个子单元区11a的面积S1大小不同；
步骤S2中，参照图18与图19所示，图形化的掩膜12中，各个子单元区11a对应的开口12a的面积S2相同；由于每一单元区11的各个子单元区11a的面积S1大小不同，从而各子单元区11a对应在图形化的掩膜12上的面积S3大小不同，从而实现各开口12a的孔占比不同。
参照图20所示，掩膜12的开口12a孔占比大小不同，步骤S3中生长的发光层14中In/Al元素的组分占比不同，发光波长不同。
图21是本发明第六实施例的半导体结构的制作方法对应的中间结构示意图。
参照图21所示，本实施例六的半导体结构的制作方法与实施例五的半导体结构的制作方法大致相同，区别仅在于：相邻的两个单元区11的2n个子单元区11a的排布方式呈镜面对称。
相对于图18中的n个子单元区11a的排布方式，本实施例的镜面对称排布方式的好处在于：孔占比接近的开口12a临近，可稳定反应气体的流速，使得In/Al元素的掺入效率稳定，生长的发光层14中In/Al元素的组分占比稳定。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
- 一种半导体结构的制作方法，其特征在于，包括：提供衬底(10)，所述衬底(10)的表面包括若干单元区(11)，每一所述单元区(11)包括n个子单元区(11a)，n为大于等于2的正整数；在所述衬底(10)上设置图形化的掩膜(12)，所述图形化的掩膜(12)对应每一个所述子单元区(11a)具有一个开口(12a)；每一所述单元区(11)对应的n个所述开口(12a)的孔占比中至少存在一个所述开口(12a)的孔占比与其他n-1个所述开口(12a)的孔占比不同，其中，所述开口(12a)的孔占比为所述开口(12a)的面积与所述开口(12a)所对应的所述子单元区(11a)对应在所述图形化的掩膜(12)上的面积之间的比值；在各个所述开口(12a)暴露的所述衬底(10)上依次形成第一类型的半导体层(13)、发光层(14)以及第二类型的半导体层(15)，所述第二类型的半导体层(15)与所述第一类型的半导体层(13)的导电类型相反。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，还包括：在所述衬底(10)与所述图形化的掩膜(12)之间形成共电极层(16)；所述第一类型的半导体层(13)、所述发光层(14)以及所述第二类型的半导体层(15)依次形成在所述开口(12a)暴露的所述共电极层(16)上。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述单元区(11)的n个所述子单元区(11a)的面积相同，n个所述子单元区(11a)对应的n个所述开口(12a)中至少存在一个所述开口(12a)的面积与其他n-1个所述开口(12a)的面积不同。
- 根据权利要求3所述的半导体结构的制作方法，其特征在于，相邻的两个所述单元区(11)对应的2n个所述开口(12a)的排布方式呈镜面对称。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述单元区(11)的n个所述子单元区(11a)中至少存在一个所述子单元区(11a)的面积与其他n-1个所述子单元区(11a)的面积不同，n个所述子单元区(11a) 对应的n个所述开口(12a)的面积相同。
- 根据权利要求5所述的半导体结构的制作方法，其特征在于，相邻的两个所述单元区(11)中的2n个所述子单元区(11a)的排布方式呈镜面对称。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述子单元区(11a)的形状为矩形、圆形、三角形、六边形以及梯形中的一种。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述开口(12a)的形状为矩形、圆形、三角形、六边形以及梯形中的一种。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述图形化的掩膜(12)为保留在所述半导体结构中的图形化的掩膜层(121)或者为可重复使用的遮挡掩模版(122)。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述发光层(14)包括单量子阱层或多量子阱层。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一类型的半导体层(13)的材料为Ⅲ族氮化物、和/或所述发光层(14)的材料为Ⅲ族氮化物、和/或所述第二类型的半导体层(15)的材料为Ⅲ族氮化物。
- 根据权利要求1所述的半导体结构的制作方法，其特征在于，所述发光层(14)中掺杂In元素，调整所述开口(12a)的孔占比以调整所述开口(12a)内的所述发光层(14)中In元素的组分占比。
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