CN116137530A - 时间交错式模拟数字转换器 - Google Patents

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CN116137530A
CN116137530A CN202111367760.2A CN202111367760A CN116137530A CN 116137530 A CN116137530 A CN 116137530A CN 202111367760 A CN202111367760 A CN 202111367760A CN 116137530 A CN116137530 A CN 116137530A
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黄诗雄
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    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
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Abstract

时间交错式模拟数字转换器包含多个粗转换器电路系统、控制逻辑电路、多个第一与第二传递电路、细转换器电路系统与编码器电路。多个粗转换器电路系统按序取样输入信号并执行多个粗转换以产生多个决策信号。控制逻辑电路根据该些决策信号产生多个粗数字码。多个第一与第二传递电路分别传递多个第一与第二残值信号。细转换器电路系统根据对应第一残值信号与对应第二残值信号执行细转换以产生细数字码。取样输入信号的取样期间与执行粗转换的粗转换期间为基于执行细转换的细转换期间设定。编码器电路根据对应粗数字码与细数字码产生数字输出。

Description

时间交错式模拟数字转换器
技术领域
本公开涉及时间交错式模拟数字转换器,尤其是具有噪声整形(noise shaping)功能以及多种操作时序的时间交错式模拟数字转换器。
背景技术
模拟数字转换器常见于各种电子装置中,以转换模拟信号为对应数字信号以进行后续的信号处理。随着操作速度越来越快,模拟数字转换器转换信号的可操作期间越来越短。如此一来,将造成模拟数字转换器的部分电路(例如:取样电路、比较器电路等等)所需要的规格要求(例如:开关切换的速度、功率消耗等等)越来越高,进而使得适合高速应用的模拟数字转换器的电路实现难度明显增加。
发明内容
于一些实施方式中,本公开的目的之一为(但不限于)提供一种具有可适用高速应用的多种操作时序并具有高信号噪声比的时间交错式模拟数字转换器。
于一些实施方式中,时间交错式模拟数字转换器包含多个粗转换器电路系统、一控制逻辑电路、多个第一传递电路、一细转换器电路系统、多个第二传递电路以及编码器电路。多个粗转换器电路系统用以按序对一输入信号取样并执行多个粗模拟数字转换,以产生多个决策信号。控制逻辑电路用以根据该些决策信号产生分别对应于该些粗模拟数字转换的多个粗数字码。多个第一传递电路用以根据多个第一控制信号按序自该些粗转换器电路系统传递多个第一残值信号,其中该些第一残值信号为该些粗转换器电路系统按序执行该些粗模拟数字转换所产生。细转换器电路系统用以根据该些第一残值信号中的一第一信号以及该些第二残值信号中的一第二信号执行一细模拟数字转换以产生一细数字码,其中该些粗转换器电路系统中每一者对该输入信号取样的一取样期间以及执行该些粗模拟数字转换中每一者的一粗转换期间为基于该细转换器电路系统执行该细模拟数字转换的一细转换期间所设定。多个第二传递电路用以根据多个第二控制信号按序自该些粗转换器电路系统传递该些第二残值信号至该细转换器电路系统,其中该些第二残值信号为该些粗转换器电路系统分别响应于该细模拟数字转换所产生。编码器电路用以根据该些粗数字码中的一对应者以及该细数字码产生一数字输出。
有关本公开的特征、实作与技术效果,兹配合附图作优选实施例详细说明如下。
附图说明
图1为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图;
图2为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图;
图3为根据本公开一些实施例绘制的图1(或图2)中的时间交错式模拟数字转换器的第一操作时序的示意图;
图4为根据本公开一些实施例绘制的图1(或图2)中的时间交错式模拟数字转换器的第二操作时序的示意图;
图5为根据本公开一些实施例绘制的图1(或图2)中的时间交错式模拟数字转换器的第三操作时序的示意图;以及
图6为根据本公开一些实施例绘制的图1(或图2)中的时间交错式模拟数字转换器的第四操作时序的示意图。
符号说明
100、200:时间交错式模拟数字转换器
110、120、130、140:粗转换器电路系统
111、121、131、141:电容阵列电路
112、122、132、142、170:量化器电路
150:控制逻辑电路
151、152、153、154、T1~T4:传递电路
160:噪声整形电路
175:细转换器电路系统
180:编码器电路
205:加总电路
CLK1C、CLK2C、CLK3C、CLK4C:控制信号
CLK1F、CLK2F、CLK3F、CLK4F:控制信号
CLK1S、CLK2S、CLK3S、CLK4S:控制信号
CLK1T、CLK2T、CLK3T、CLK4T:控制信号
D1~D4:粗数字码
DO1:细数字码
DO2:数字输出
S10、S20、S30、S40:取样信号
S11、S21、S31、S41:决策信号
SI:信号
VIN:输入信号
VRES1、VRES2:残值信号
t1、t2、t3、t4、t5、t6、t7、t8、t9、t10:期间
具体实施方式
本文所使用的所有词汇具有其通常的意涵。上述的词汇在普遍常用的字典中的定义,在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例,不应限制到本公开的范围与意涵。同样地,本公开亦不仅以于此说明书所示出的各种实施例为限。
关于本文中所使用的“耦接”或“连接”,均可指两个或更多个元件相互直接作实体或电性接触,或是相互间接作实体或电性接触,亦可指两个或更多个元件相互操作或动作。如本文所用,用语“电路系统(circuitry)”可为由至少一电路(circuit)所形成的单一系统,且用语“电路”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。
关于本文中所使用的“约”、“接近”或“相同”一般通常是指实际数值的误差或范围约百分之二十以内,较好地是约百分之十以内,而优选地则是约百分之五以内。文中若无明确说明,其所提及的数值皆视作为近似值,即如“约”、“接近”或“相同”所表示的误差或范围。
如本文所用,用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中,使用第一、第二与第三等等的词汇,是用于描述并辨别各个元件。因此,在本文中的第一元件也可被称为第二元件,而不脱离本公开的本意。为易于理解,于各附图中的类似元件将被指定为相同标号。
于一些实施例中,部分电路的实施方式可参考第一文献(美国专利US 10,763,875)、第二文献(美国专利US 10,778,242)以及第三文献(美国专利US 10,790,843)中的相关电路,但该些电路的实施方式并不以上述文献提及的实施方式为限。
于一些实施例中,粗(coarse)模拟数字转换(后简称为粗转换)为对取样到的输入信号所执行的模拟数字转换,且细(fine)模拟数字转换(后简称为细转换)为基于噪声整形(noise shaping)的结果所执行的模拟数字转换,其中该噪声整形是基于先前模拟数字转换所产生的残值(residue)所执行。于一些实施例中,噪声整形可用来反馈残值信号(例如为后述的残值信号VRES1与/或残值信号VRES2)至量化器电路(例如为后述的量化器电路170)的输入端。通过噪声整形,噪声(尤其是量化噪声)的频谱特性可被改变(即整形),使得噪声在低频带可具有较低的功率。如此一来,所需要的信号可在低频带具有较高的信号噪声比。
图1为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器100的示意图。时间交错式模拟数字转换器100包含多个粗转换器电路系统110、120、130与140、控制逻辑电路150、多个传递电路T1~T4、多个传递电路151~154、细转换器电路系统175以及编码器电路180。
多个粗转换器电路系统110、120、130与140按序取样输入信号VIN并执行多个粗转换,以产生多个决策信号S11、S21、S31与S41。控制逻辑电路150可根据多个决策信号S11、S21、S31与S41产生分别对应于该些粗转换的多个粗数字码D1~D4。于一些实施例中,控制逻辑电路150可由执行特定演算法(例如为,但不限于,逐渐逼近演算法、二元搜索演算法等等)的数个逻辑电路实施。
详细而言,粗转换器电路系统110包含电容阵列电路111以及量化器电路112。电容阵列电路111根据控制信号CLK1S取样输入信号VIN以产生取样信号S10。量化器电路112耦接至电容阵列电路111以接收取样信号S10,并用以根据控制信号CLK1C对取样信号S10执行一对应的粗转换,以产生对应的决策信号S11。控制逻辑电路150可根据决策信号S11执行前述的特定演算法来产生对应的粗数字码D1。于一些实施例中,粗转换可为逐渐逼近暂存器式模拟数字转换,其中控制逻辑电路150可基于该特定演算法的结果切换电容阵列电路111,以逐步产生粗数字码D1的多个位元。
类似地,粗转换器电路系统120包含电容阵列电路121以及量化器电路122。粗转换器电路系统130包含电容阵列电路131以及量化器电路132。粗转换器电路系统140包含电容阵列电路141以及量化器电路142。电容阵列电路121、控制信号CLK2S以及取样信号S20之间的对应关系,电容阵列电路131、控制信号CLK3S以及取样信号S30之间的对应关系,以及电容阵列电路141、控制信号CLK4S以及取样信号S40之间的对应关系可参考电容阵列电路111、控制信号CLK1S以及取样信号S10之间的对应关系,故不再重复赘述。量化器电路122、控制信号CLK2C、决策信号S21与粗数字码D2之间的对应关系,量化器电路132、控制信号CLK3C、决策信号S31与粗数字码D3之间的对应关系,以及量化器电路142、控制信号CLK4C、决策信号S41与粗数字码D4之间的对应关系可参考量化器电路112、控制信号CLK1C、决策信号S11与粗数字码D1之间的对应关系,故不再重复赘述。
于一些实施例中,多个电容阵列电路111、121、131以及141中每一者的实施方式可参考第一文献中的电容C1或是第二文献与第三文献中的电容阵列电路CT1,但本公开不以此为限。于此例中,多个取样信号S10、S20、S30以及S40中每一者可为第一文献、第二文献与/或第三文献中提及的节点N1上的信号,但本公开不以此为限。
多个传递电路T1~T4用以根据多个控制信号CLK1T、CLK2T、CLK3T以及CLK4T按序自多个粗转换器电路系统110、120、130以及140转移多个第一残值信号,其中该些第一残值信号为多个粗转换器电路系统110、120、130以及140按序执行该些粗转换产生。详细而言,每一个传递电路T1~T4是在多个粗转换器电路系统110、120、130以及140中的一粗对应转换器电路系统执行完一对应粗转换后,根据多个控制信号CLK1T、CLK2T、CLK3T以及CLK4T中的一对应者自该对应粗转换器电路系统中的电容阵列电路传递对应的取样信号为对应的第一残值信号。例如,在粗转换器电路系统110执行完粗转换后,第一残值信号为电容阵列电路111上的信号。传递电路T1在粗转换器电路系统110执行完粗转换后根据控制信号CLK1T导通,以自电容阵列电路111传递取样信号S10为对应的第一残值信号。依此类推,应可理解剩余的多个第一残值信号、多个粗转换器电路系统120、130以及140与传递电路T2~T4之间的对应关系。于一些实施例中,每一个传递电路T1~T4可由开关电路实施,但本公开并不以此为限。
细转换器电路系统175用以根据多个第一残值信号(例如为粗转换执行完后产生的取样信号S10、S20、S30、S40)中的第一信号(后简称为残值信号VRES1,标示于图3~图6中)以及多个第二残值信号中的第二信号(后简称为残值信号VRES2,标示于图3~图6中)执行细转换以产生细数字码DO1。例如,细转换器电路系统175可根据残值信号VRES2执行噪声整形,并根据噪声整形的结果(例如为信号SI)以及残值信号VRES1执行模拟数字转换以产生细数字码DO1。在不同实施例中,多个粗转换器电路系统110、120、130以及140中每一者对输入信号VIN取样的一取样期间以及执行每一个粗转换的粗转换期间可基于细转换器电路系统175执行细转换的细转换期间设定。关于此处的设置方式将于后参照图3至图6说明。
多个传递电路151~154用以根据多个控制信号CLK1F、CLK2F、CLK3F以及CLK4F按序自多个粗转换器电路系统110、120、130以及140传递多个第二残值信号至细转换器电路系统175。于一些实施例中,多个第二残值信号为该些粗转换器电路系统110、120、130以及140分别响应于细转换产生。例如,多个传递电路151~154中每一者可在多个粗模拟数字转换中一对应者之后执行的细转换完成时,根据多个控制信号CLK1F、CLK2F、CLK3F以及CLK4F中的一对应者自对应的粗转换器电路系统中的电容阵列电路传递取样信号为多个第二残值信号中的一对应者。例如,细转换器电路系统175可根据来自粗转换器电路系统110的残值信号VRES1执行细转换。在此细转换执行完后,粗转换器电路系统110中的电容阵列电路111上的取样信号S10为残值信号VRES2。传递电路151可根据控制信号CLK1F传递残值信号VRES2(即取样信号S10)至噪声整形电路160。关于此处操作将于后参照图3详细说明。
详细而言,细转换器电路系统175包含噪声整形电路160以及量化器电路170。噪声整形电路160耦接至多个传递电路151~154以按序接收多个第二残值信号,并根据残值信号VRES2执行噪声整形以产生信号SI(相当于噪声整形的结果)。量化器电路170可自多个传递电路T1~T4按序接收多个第一残值信号,并根据残值信号VRES1以及信号SI产生细数字码DO1。在此实施例中,量化器电路170可为具有超过2个输入端的比较器电路。例如,该比较器电路可包含两个输入对(其对应于前述的多个输入端),其中一个输入对接收残值信号VRES1,另一个输入对接收信号SI,且该比较器电路可根据残值信号VRES1以及信号SI的加总产生细数字码DO1。于一些实施例中,噪声整形电路160可包含积分器电路以及用来存储残值信号VRES2的电路部分。于一些实施例中,多个传递电路151~154的实施方式可参考第三文献的图5A中的多个电容Cex5~Cex6,噪声整形电路160的实施方式可参考第三文献的图5A中的电路120(或电路122),且量化器电路170的实施方式可参考第三文献的图5A中的电路140A(或电路140B),但本公开并不以此为限。
编码器电路180用以根据多个粗数字码D1~D4中的一对应者以及细数字码DO1产生数字输出DO2。例如,当细数字码DO1是基于来自粗转换器电路系统110的第一残值信号产生(即当残值信号VRES1是来自于电容阵列电路111)时,编码器电路180可组合细数字码DO1以及对应于粗转换器电路系统110的粗数字码D1以产生数字输出DO2。类似地,当细数字码DO1是基于来自粗转换器电路系统120的第一残值信号产生(即当残值信号VRES1是来自于电容阵列电路121)时,编码器电路180可组合细数字码DO1以及对应于粗转换器电路系统120的粗数字码D2以产生数字输出DO2。依此类推,应可理解多个粗数字码D1~D4、细数字码DO1以及数字输出DO2之间的关系。于一些实施例中,编码器电路180可由数个数字逻辑电路实施。
图2为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器200的示意图。相较于图1中的时间交错式模拟数字转换器100,在时间交错式模拟数字转换器200中,细转换器电路系统175还包含加总电路205,其可用以加总残值信号VRES1(即多个取样信号S10、S20、S30与S40中的一对应者)以及信号SI。于此实施例中,量化器电路170可为具有两个输入端的比较器电路,其中一个输入端可自加总电路205接收残值信号VRES1与信号SI的加总,且另一个输入端(未于图中示出)可用以接收共模电压(或参考电压)。量化器电路170可根据残值信号VRES1与信号SI的加总进行量化以产生细数字码DO1。于一些实施例中,加总电路205可由切换式电容电路实施。例如,量化器电路170的实施方式可参考第一文献中的比较器电路220,且加总电路205的实施方式可参考第一文献中的切换电路120,但本公开并不以此为限。
图3为根据本公开一些实施例绘制图1中的时间交错式模拟数字转换器100(或图2中的时间交错式模拟数字转换器200)的第一操作时序的示意图。
为易于理解,在后述的图3~图6中,以“操作名称”辅以「(数字)」来表示特定电路系统执行特定操作(例如为粗转换或是取样)的时间长度,借此表示时间交错式模拟数字转换器100(或200)中的多个电路系统协同操作时的时间序列。例如,取样(110)代表粗转换器电路系统110对输入信号VIN进行取样的取样期间,粗转换(110)代表粗转换器电路系统110执行粗转换的粗转换期间。依此类推,可理解取样(120)、取样(130)以及取样(140)分别代表多个粗转换器电路系统120、130以及140的取样期间,且粗转换(120)、粗转换(130)以及粗转换(140)分别代表多个粗转换器电路系统120、130以及140的粗转换期间。另外,细转换(110)代表细转换器电路系统175响应来自粗转换器电路系统110的残值信号VRES1执行的细转换的细转换期间。依此类推,可理解细转换(120)、细转换(130)与细转换(140)中的一对应者代表细转换器电路系统175响应来自多个粗转换器电路系统120、130与140中的一对应者的残值信号VRES1执行的细转换的细转换期间。在此实施例中,细转换期间、粗转换期间与取样期间中每一者具有相同时间长度。换言之,在图3中,多个期间t1~t10中每一者具有相同时间长度。
在此实施例中,当多个粗转换器电路系统110、120、130与140中的第一转换器电路系统(例如为粗转换器电路系统110)执行多个粗转换中的第一粗转换(例如在期间t2)时,多个粗转换器电路系统110、120、130与140中的第二转换器电路系统(例如为粗转换器电路系统120)取样输入信号VIN。换言之,第一转换器电路系统的粗转换期间(例如为粗转换(110))重叠于第二转换器电路系统的取样期间(例如为取样(120))。
详细而言,在期间t1,控制信号CLK1S具有致能位准。于此条件下,粗转换器电路系统110可对输入信号VIN取样以产生取样信号S10。在期间t2,控制信号CLK1C具有致能位准。于此条件下,粗转换器电路系统110可根据取样信号S10执行粗转换以产生决策信号S11,且控制逻辑电路150可根据此决策信号S11产生粗数字码D1。响应于此粗转换,电容阵列电路111产生残值信号VRES1(即粗转换执行完后的取样信号S10)。另外,在期间t2,控制信号CLK2S具有致能位准。于此条件下,粗转换器电路系统120可对输入信号VIN取样以产生取样信号S20。
在期间t3,控制信号CLK1T具有致能位准。于此条件下,传递电路T1可导通以自粗转换器电路系统110中的电容阵列电路111传递残值信号VRES1(即取样信号S10)至细转换器电路系统175。由于粗转换器电路系统140在期间t3尚未开始工作,故在期间t3的残值信号VRES2为0(故未标示于期间t3)。因此,在期间t3,细转换器电路系统175可根据信号SI(其为基于残值信号VRES2(其在期间t3为0)所执行的噪声整形结果)以及残值信号VRES1执行细转换以产生细数字码DO1。在细数字码DO1产生后,编码器电路180可根据粗数字码D1以及细数字码DO1产生数字输出DO2。响应于此细转换,电容阵列电路111产生残值信号VRES2(即细转换执行完后的取样信号S10)。在细转换执行完后,传递电路151可根据控制信号CLK1F传递残值信号VRES2(即取样信号S10)至噪声整形电路160。另外,在期间t3,控制信号CLK2C具有致能位准。于此条件下,粗转换器电路系统120可根据取样信号S20执行粗转换以产生决策信号S21,且控制逻辑电路150可根据此决策信号S21产生粗数字码D2。响应于此粗转换,电容阵列电路121产生残值信号VRES1(即粗转换执行完后的取样信号S20)。
在期间t4,控制信号CLK2T具有致能位准。于此条件下,传递电路T2可导通以自粗转换器电路系统120中的电容阵列电路121传递残值信号VRES1(即取样信号S20)至细转换器电路系统175。细转换器电路系统175可根据来自粗转换器电路系统120的残值信号VRES1与信号SI(其为基于来自粗转换器电路系统110的残值信号VRES2执行的噪声整形结果)执行细转换以产生细数字码DO1。在细数字码DO1产生后,编码器电路180可根据粗数字码D2以及细数字码DO1产生数字输出DO2。响应于此细转换,电容阵列电路121产生残值信号VRES2(即细转换执行完后的取样信号S20)。在此细转换执行完后,传递电路152可根据控制信号CLK2F传递残值信号VRES2(即取样信号S20)至噪声整形电路160。
类似地,在期间t3,控制信号CLK3S具有致能位准。于此条件下,粗转换器电路系统130可对输入信号VIN取样以产生取样信号S30。在期间t4,控制信号CLK3C具有致能位准。于此条件下,粗转换器电路系统130可根据取样信号S30执行粗转换以产生决策信号S31,且控制逻辑电路150可根据此决策信号S31产生粗数字码D3。响应于此粗转换,电容阵列电路131产生残值信号VRES1(即粗转换执行完后的取样信号S30)。另外,在期间t4,控制信号CLK4S具有致能位准。于此条件下,粗转换器电路系统140可对输入信号VIN取样以产生取样信号S40。
在期间t5,控制信号CLK3T具有致能位准。于此条件下,传递电路T3可导通以自粗转换器电路系统130中的电容阵列电路131传递残值信号VRES1(即取样信号S30)至细转换器电路系统175。细转换器电路系统175可根据来自粗转换器电路系统130的残值信号VRES1与信号SI(其为基于来自粗转换器电路系统120的残值信号VRES2所执行的噪声整形的结果)执行细转换以产生细数字码DO1。在细数字码DO1产生后,编码器电路180可根据粗数字码D3以及细数字码DO1产生数字输出DO2。响应于此细转换,电容阵列电路131产生残值信号VRES2(即细转换执行完后的取样信号S30)。在此细转换执行完后,传递电路153可根据控制信号CLK3F传递残值信号VRES2(即取样信号S30)至噪声整形电路160。另外,在期间t5,控制信号CLK4C具有致能位准且控制信号CLK1S具有致能位准。于此条件下,粗转换器电路系统140可根据取样信号S40执行粗转换以产生决策信号S41,且控制逻辑电路150可根据此决策信号S41产生粗数字码D4。响应于此粗转换,电容阵列电路141产生残值信号VRES1(即粗转换执行完后的取样信号S40)。粗转换器电路系统110可对输入信号VIN取样以产生取样信号S10。
在期间t6,控制信号CLK4T具有致能位准。于此条件下,传递电路T4可导通以自粗转换器电路系统140中的电容阵列电路141传递残值信号VRES1(即取样信号S40)至细转换器电路系统175。细转换器电路系统175可根据来自粗转换器电路系统140的残值信号VRES1与信号SI(其为基于来自粗转换器电路系统130的残值信号VRES2所执行的噪声整形的结果)执行细转换以产生细数字码DO1。在细数字码DO1产生后,编码器电路180可根据粗数字码D4以及细数字码DO1产生数字输出DO2。响应于此细转换,电容阵列电路141产生残值信号VRES2(即细转换执行完后的取样信号S40)。在此细转换执行完后,传递电路154可根据控制信号CLK4F传递残值信号VRES2(即取样信号S40)至噪声整形电路160。另外,在期间t6,控制信号CLK1C具有致能位准且控制信号CLK2S具有致能位准。于此条件下,粗转换器电路系统110可根据取样信号S10执行粗转换以产生决策信号S11,且控制逻辑电路150可根据此决策信号S11产生粗数字码D1。响应于此粗转换,电容阵列电路111产生残值信号VRES1(即粗转换执行完后的取样信号S10)。粗转换器电路系统120可对输入信号VIN取样以产生取样信号S20。
依此类推,在期间t7,控制信号CLK1T具有致能位准。于此条件下,传递电路T1可导通以自粗转换器电路系统110中的电容阵列电路111传递残值信号VRES1(即取样信号S10)至细转换器电路系统175。细转换器电路系统175可根据来自粗转换器电路系统110的残值信号VRES1与信号SI(其为基于来自粗转换器电路系统140的残值信号VRES2所执行的噪声整形的结果)执行细转换以产生细数字码DO1。期间t7~t10中的剩余操作可参考前述期间t1~t6的相关说明,故于此不再重复赘述。
图4为根据本公开一些实施例绘制的图1中的时间交错式模拟数字转换器100(或图2中的时间交错式模拟数字转换器200)的第二操作时序的示意图。相较于图3,于此实施例中,当多个粗转换器电路系统110、120、130与140中的第一转换器电路系统(例如为粗转换器电路系统110)执行多个粗转换中的第一粗转换时,多个粗转换器电路系统110、120、130与140中的第二转换器电路系统(例如为粗转换器电路系统120)取样输入信号VIN,且第二转换器电路系统的取样期间重叠于第一转换器电路系统执行第一粗转换的粗转换期间以及取样期间。例如,转换器电路系统120的取样期间(标示为取样(120))重叠于转换器电路系统110的粗转换期间(标示为粗转换(110))以及取样期间(标示为取样(110))。各个操作期间内的相关操作类似于图3,故于此不再重复赘述。
如图4所示,取样期间长于粗转换期间,亦长于细转换期间。例如,粗转换期间与细转换期间具有相同时间长度,且取样期间的时间长度相同于细转换期间的三倍时间长度(假设期间t1~t10皆等长)。举例而言,在期间t4~t6,粗转换电路系统120的取样期间(即取样(120))的时间长度相当于细转换器电路系统175响应来自多个粗转换器电路系统120、130与140的信号VRES1所执行的三个细转换(即细转换(120)、细转换(130)与细转换(140))的总期间。通过上述设置方式,多个电容阵列电路111、121、131与141可利用更多的时间来取样输入信号VIN。如此一来,可以降低多个电容阵列电路111、121、131与141所需要的硬件规格,以节省电路成本与/或降低整体功率消耗。
图5为根据本公开一些实施例绘制的图1中的时间交错式模拟数字转换器100(或图2中的时间交错式模拟数字转换器200)的第三操作时序的示意图。于此实施例中,当多个粗转换器电路系统110、120、130与140中的第一粗转换器电路系统(例如为粗转换器电路系统110)执行多个粗转换中的第一粗模拟数字转换时,多个粗转换器电路系统110、120、130与140中的第二粗转换器电路系统(例如为粗转换器电路系统120)取样输入信号VIN,且执行第一粗转换的粗转换期间重叠于第二粗转换器电路系统的取样期间与粗转换期间。例如,粗转换器电路系统110的粗转换期间(标示为粗转换(110))重叠于粗转换器电路系统120的取样期间(标示为取样(120))以及粗转换期间(标示为粗转换(120),其部分重叠于粗转换(110))。各个操作期间的相关操作类似于图3,故于此不再重复赘述。
再者,如图5所示,前述第二粗转换器电路系统的取样期间的起始时间相同于前述第一粗转换器电路系统的粗转换期间的起始时间,粗转换期间长于取样期间,且取样期间的时间长度相同于细转换期间的时间长度。例如,粗转换器电路系统120的取样期间(标示为取样(120))的起始时间相同于粗转换器电路系统110的粗转换期间(标示为粗转换(110))的起始时间,且粗转换期间的时间长度相同于取样期间的两倍时间长度。举例来说,在期间t6与期间t7中,粗转换电路系统120执行粗转换的粗转换期间(标示为粗转换(120))的时间长度相当于细转换器电路系统175按序响应来自多个粗转换器电路系统140与110的残值信号VRES1所执行的两个细转换(即细转换(140)与细转换(110))的总期间。通过上述设置方式,多个量化器电路112、122、132与142、控制逻辑电路150与/或多个传递电路T1~T4可利用更多的时间来产生多个粗数字码D1~D4与/或传递残值信号VRES1。如此一来,可以降低上述这些电路所需要的硬件规格,以节省电路成本与/或降低整体功率消耗。
图6为根据本公开一些实施例绘制的图1中的时间交错式模拟数字转换器100(或图2中的时间交错式模拟数字转换器200)的第四操作时序的示意图。不同于图5,于此实施例中,前述第二粗转换器电路系统的取样期间的起始时间早于前述第一粗转换器电路系统的粗转换期间的起始时间。例如,粗转换器电路系统120的取样期间(标示为取样(120))的起始时间早于粗转换器电路系统110的粗转换期间(标示为粗转换(110))的起始时间。多个粗转换器电路系统110、120、130与140中的第三粗转换器电路系统(例如为粗转换器电路系统130)的取样期间(标示为取样(130))重叠于执行第一粗转换的粗转换期间(标示为粗转换(110)),且对应多个粗转换器电路系统110、120、130与140中的第四粗转换器电路系统(标示为粗转换器电路系统140)的粗转换期间(标示为粗转换(140))重叠于第二粗转换器电路系统的取样期间(标示为取样(120)),且取样期间的时间长度相同于粗转换期间的时间长度。
再者,取样期间的时间长度相同于细转换期间的两倍时间长度。举例来说,在期间t4~t6中,粗转换电路系统120的取样期间(即取样(120))的时间长度相当于细转换器电路系统175按序响应来自多个粗转换器电路系统120与130的残值信号VRES1所执行的两个细转换(即细转换(120)与细转换(130))的总期间。通过上述设置方式,多个电容阵列电路111、121、131与141、多个量化器电路112、122、132与142、控制逻辑电路150与/或多个传递电路T1~T4可利用更多的时间来产生多个粗数字码D1~D4与/或传递残值信号VRES1。如此一来,可以降低上述这些电路所需要的硬件规格,以节省电路成本与/或降低整体功率消耗。
在上述各实施例中,图1或图2中的粗转换器电路系统(即多个粗转换器电路系统110、120、130以及140)的个数为4,但本公开并不以此为限。由图3至图6可知,本公开一些实施例中的时间交错式模拟数字转换器100(或图2的时间交错式模拟数字转换器200)的操作速度主要可由细转换期间决定,而取样期间与/或粗转换期间可基于细转换期间以及实际电路需求进行调整。图3至图6所示的多种操作时序用于示例,且本公开并不以此为限。于不同实施例中,依据实际应用需求,取样期间或粗转换期间的时间长度亦可设定为少于细转换期间的时间长度。
在上述的图3~图6中,依据不同电路应用,噪声整形电路160执行噪声整形的期间可早于或重叠于细转换期间。例如,在部分应用中,粗转换期间与细转换期间之间存在一非重叠(non-overlapping)期间,且噪声整形电路160可在该非重叠期间(其早于细转换期间)执行噪声整形,以在细转换期间之前产生信号SI。或者,在另一些例子中,噪声整形电路160可在细转换期间执行噪声整形,并在细转换期间内产生信号SI。上述关于噪声整形的执行期间的设置方式仅用于示例,且本公开并不此为限。
综上所述,在本公开一些实施例中的时间交错式模拟数字转换器可利用多种操作时序来进行粗转换以及包含噪声整形的细转换。如此,可在高速应用中提高信号噪声比并可降低部分电路的规格要求。
虽然本公开的实施例如上所述,然而该些实施例并非用来限定本公开,本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化,凡此种种变化均可能属于本公开所寻求的专利保护范围,换言之,本公开的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种时间交错式模拟数字转换器,包含:
多个粗转换器电路系统,用以按序对一输入信号取样并执行多个粗模拟数字转换,以产生多个决策信号;
一控制逻辑电路,用以根据该些决策信号产生分别对应于该些粗模拟数字转换的多个粗数字码;
多个第一传递电路,用以根据多个第一控制信号按序自该些粗转换器电路系统传递多个第一残值信号,其中该些第一残值信号为该些粗转换器电路系统按序执行该些粗模拟数字转换所产生;
一细转换器电路系统,用以根据该些第一残值信号中的一第一信号以及多个第二残值信号中的一第二信号执行一细模拟数字转换以产生一细数字码,其中该些粗转换器电路系统中每一者对该输入信号取样的一取样期间以及执行该些粗模拟数字转换中每一者的一粗转换期间为基于该细转换器电路系统执行该细模拟数字转换的一细转换期间所设定;
多个第二传递电路,用以根据多个第二控制信号按序自该些粗转换器电路系统传递该些第二残值信号至该细转换器电路系统,其中该些第二残值信号为该些粗转换器电路系统分别响应于该细模拟数字转换所产生;以及
一编码器电路,用以根据该些粗数字码中的一对应者以及该细数字码产生一数字输出。
2.如权利要求1所述的时间交错式模拟数字转换器,其中当该些粗转换器电路系统取样该输入信号或执行该些粗模拟数字转换时,该细转换器电路系统执行该细模拟数字转换,其中该细模拟数字转换为根据一噪声整形的一结果与该第一信号执行的一模拟数字转换,且该噪声整形是根据该第二信号执行。
3.如权利要求1所述的时间交错式模拟数字转换器,其中该些粗转换器电路系统的个数为4。
4.如权利要求1所述的时间交错式模拟数字转换器,其中该第二信号是基于该些粗转换器电路系统中的一第一粗转换器电路系统响应于该细模拟数字转换所产生,该第一信号是基于该些粗转换器电路系统中的一第二粗转换器电路系统执行该些粗模拟数字转换中的一对应者产生,且该第一粗转换器电路系统的该取样期间的一起始时间早于该第二粗转换器电路系统的该取样期间的一起始时间。
5.如权利要求1所述的时间交错式模拟数字转换器,其中当该些粗转换器电路系统中的一第一粗转换器电路系统执行该些粗模拟数字转换中的一第一粗模拟数字转换时,该些粗转换器电路系统中的一第二粗转换器电路系统取样该输入信号,且该细转换期间、该粗转换期间以及该取样期间中每一者具有相同时间长度。
6.如权利要求1所述的时间交错式模拟数字转换器,其中当该些粗转换器电路系统中的一第一粗转换器电路系统执行该些粗模拟数字转换中的一第一粗模拟数字转换时,该些粗转换器电路系统中的一第二粗转换器电路系统取样该输入信号,且该第二粗转换器电路系统的该取样期间重叠于执行该第一粗模拟数字转换的该粗转换期间与该第一粗转换器电路系统的该取样期间。
7.如权利要求6所述的时间交错式模拟数字转换器,其中该取样期间长于该粗转换期间,并长于该细转换期间。
8.如权利要求1所述的时间交错式模拟数字转换器,其中当该些粗转换器电路系统中的一第一粗转换器电路系统执行该些粗模拟数字转换中的一第一粗模拟数字转换时,该些粗转换器电路系统中的一第二粗转换器电路系统取样该输入信号,且执行该第一粗模拟数字转换的该粗转换期间重叠于该第二粗转换器电路系统的该取样期间与该粗转换期间。
9.如权利要求8所述的时间交错式模拟数字转换器,其中该第二粗转换器电路系统的该取样期间的起始时间早于或相同于该第一粗转换器电路系统的该粗转换期间的起始时间。
10.如权利要求9所述的时间交错式模拟数字转换器,其中当该第二粗转换器电路系统的该取样期间的起始时间相同于该第一粗转换器电路系统的该粗转换期间的起始时间时,该粗转换期间长于该取样期间。
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