CN116130371A - 一种晶圆级封装方法 - Google Patents

一种晶圆级封装方法 Download PDF

Info

Publication number
CN116130371A
CN116130371A CN202310286609.9A CN202310286609A CN116130371A CN 116130371 A CN116130371 A CN 116130371A CN 202310286609 A CN202310286609 A CN 202310286609A CN 116130371 A CN116130371 A CN 116130371A
Authority
CN
China
Prior art keywords
wafer
marks
mark
substrate
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310286609.9A
Other languages
English (en)
Inventor
张光耀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Silicon Microelectronics Technology Co ltd
Original Assignee
Hefei Silicon Microelectronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Silicon Microelectronics Technology Co ltd filed Critical Hefei Silicon Microelectronics Technology Co ltd
Priority to CN202310286609.9A priority Critical patent/CN116130371A/zh
Publication of CN116130371A publication Critical patent/CN116130371A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67138—Apparatus for wiring semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67282—Marking devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明申请公开了一种晶圆级封装方法，包括以下步骤：基板打标步骤：将基板一表面上蚀刻出至少一组防呆标记和位置标记；晶圆打标步骤：在每个晶圆上形成与位置标记相同的对位标记，对位标记与位置标记对准，晶圆平边或缺口与防呆标记对准；封装处理步骤：将晶圆有源面做的与防呆标记和位置标记相匹配的凸起，包封后将凸起处的标记转出到封装体上，形成塑封标记，并布线，后根据塑封标记分板并切割成单颗成品，本申请通过基板上的位置标记、防呆标记、多球拼成特征形状和塑封标记，精准定位晶圆的位置，防止切割误伤，保证相同的流程下可作业多片晶圆，小尺寸晶圆亦可实现设备上的兼容，加工时效缩短，生产成本降低。

Description

一种晶圆级封装方法
技术领域
本发明申请属于芯片封装技术领域，尤其涉及一种晶圆级封装方法。
背景技术
伴随着电子工业的高速发展，电子产品的集成能力在不断提升，功能日益强大而体积也越来越小型化，电子产品中芯片的加工至关重要，而芯片加工中各个环节的工艺也在随之改善提升，比如封装，晶圆级封装是封装的一种方式，晶圆级封装是以晶圆片为加工对象，在晶圆片上同时对众多芯片进行封装、布线、测试，最后切割为单个器件，可以直接贴装到基板或者印刷电路板上，使得封装尺寸减小至IC芯片尺寸，生产成本大幅度下降，很多芯片微模组都是通过晶圆级封装后切割加工形成，如一种保护器件-瞬态电压抑制二极管（TVS）等小芯片。
小芯片的晶圆级封装目前主流是针对6寸及6寸以上的晶圆片，由于目前都是采用先进封装，小尺寸的晶圆片很难实现设备上的兼容，且在相同的工艺流程下，单片晶圆尺寸更小，其产出的芯片数量更少，在封装效率低的同时每个芯片的平均成本更高，且晶圆都只是通过晶圆上的V槽或者平边来确定摆放位置，对于放置多个晶圆的封装结构，晶圆包封后难以确定晶圆位置，故如何将晶圆精准对位后实现设备兼容、提高产量以完成晶圆级封装是亟待解决的技术问题。
发明内容
为解决上述现有技术中的问题，本发明申请提供了一种晶圆级封装方法。
为实现上述目的，本发明申请提出的一种晶圆级封装方法，包括以下步骤：
基板打标步骤：将基板一表面上蚀刻出至少一组防呆标记和位置标记，每组防呆标记和位置标记位于此处晶圆直径的各等长延长线上；
晶圆打标步骤：在每个晶圆上形成与位置标记相同的对位标记，对位标记与位置标记对准，晶圆平边或缺口与防呆标记对准，初步定位晶圆在基板上的放置位置；
封装处理步骤：将晶圆有源面做的与防呆标记和位置标记相匹配的凸起，包封后将凸起处的标记转出到封装体上，形成塑封标记，并布线，后根据塑封标记分板并切割成单颗成品。
进一步，所述基板打标步骤中，晶圆直径＜位置标记之间的间距＜晶圆直径的1.2倍。
进一步，所述基板打标步骤中，打标后在基板的表面贴胶，用以将晶圆粘接，且该胶为半透明胶。
进一步，所述基板打标步骤中，每组防呆标记和位置标记位于与此处晶圆同心的外侧正方形的边长上。
进一步，所述晶圆打标步骤中，该晶圆的厚度范围为≦400μm，且在晶圆的切割道处做预切割形成预切割道，预切割道的深度范围为晶圆厚度的0.5～0.7倍。
进一步，所述晶圆打标步骤中，预切割道形成在晶圆上彼此靠近的芯片之间，且其宽度范围为≥60μm。
进一步，所述封装处理步骤中还包括：S1、包封后研磨暴露出凸起以将标记转出至封装体上；S2、对各个晶圆依次通过曝光、显影和电镀形成布线和引脚；S3、再次包封，去除基板和其上的胶，并从该面研磨晶圆至预切割道；S4、分板后切割预切割道的包封料，以形成单颗产品。
本发明申请：通过基板上的位置标记和防呆标记对应晶圆的槽边和对位标记，初步定位多个晶圆的放置位置，且在晶圆的芯片上形成凸起，多球拼成特征形状，将对位标记记录，再在后续的工艺流程中，将记录的标记转入为塑封标记，精准定位晶圆的位置，防止切割误伤，保证相同的流程下可作业多片晶圆，小尺寸晶圆亦可实现设备上的兼容，加工时效缩短，生产成本降低。
附图说明
图1为本发明申请一种晶圆级封装方法的晶圆粘贴后的俯视图；
图2为本发明申请一种晶圆级封装方法的晶圆包封后研磨暴露出凸起的俯视图；
图3为本发明申请一种晶圆级封装方法的封装处理步骤中的晶圆包封后研磨暴露出凸起的剖视图；
图4为本发明申请一种晶圆级封装方法的封装处理步骤中的晶圆电镀并包封的示意图；
图5为本发明申请一种晶圆级封装方法的封装处理步骤中的去除基板的示意图；
图6为本发明申请一种晶圆级封装方法的封装处理步骤中的晶圆底部研磨的示意图；
图7为本发明申请一种晶圆级封装方法的切割为单颗产品的剖视图。
图中标记说明：基板1、晶圆2、凸起3、防呆标记4、位置标记5、对位标记6、塑封标记7、引脚8、预切割道9。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
为了更好地了解本发明申请的目的、结构及功能，下面结合附图1-7，对本发明申请提出的一种晶圆级封装方法，做进一步详细的描述，包括以下步骤：
基板打标步骤：将基板1一表面上蚀刻出至少一组防呆标记4和位置标记5，每组防呆标记4和位置标记5位于此处晶圆2直径的各等长延长线上；
晶圆打标步骤：在每个晶圆2上形成与位置标记5相同的对位标记6，对位标记6与位置标记5对准，晶圆2平边或缺口与防呆标记4对准，初步定位晶圆2在基板1上的放置位置；
封装处理步骤：将晶圆2有源面做的与防呆标记4和位置标记5相匹配的凸起3，包封后将凸起3处的标记转出到封装体上，形成塑封标记7，并布线，后根据塑封标记7分板并切割成单颗成品。
其中，基板打标步骤中，基板1是本领域常用的材料，可以为FR-4等其他基板1，本申请中基板1上灼烧形成4组标记，基板1上放置4片晶圆2，每块晶圆2放置在一组标记之间，本申请中，每组防呆标记4和位置标记5分布于与此处晶圆2同心的外侧正方形的边长上，标记需要根据晶圆2的大小设置不同的间距，晶圆2直径＜位置标记5之间的间距＜晶圆2直径的1.2倍，基板1上的位置标记5和防呆标记4可以为十字、多变形等形状，可以通过激光灼烧的方式形成，且位置标记5和防呆标记4不同，本申请中以位置标记5为十字，而防呆标记4为三角形为例，防呆标记4用于对应晶圆2的V槽（Notch口）或平边（Flat口），即晶圆2制备过程中的Flat/Notch Grinning步骤所形成的，可以帮助后续工序确定晶圆2的摆放位置，打标后在基板1的表面贴胶，用以将晶圆2粘接，即晶圆2有源面远离贴胶面粘接，且该胶为半透明胶，不影响观察位置标记5和防呆标记4，进而初步定位晶圆2放置位置，基板1上可实现多片晶圆2同时贴装后作业，解决了先进封装封装效率低的问题，流程相同下，多片晶圆2的产出数量增加，成本降低。
其中，晶圆打标步骤中，需要对晶圆2进行预处理，包括以下步骤：S1、首先将晶圆2无源面进行研磨减薄，减薄后该晶圆2的厚度范围为≦400μm，本申请以400μm为例，在晶圆2的有源面形成凸起3，本申请中凸起3为植球BUMP，具体是通过扫描设备导入晶圆2 MAP图，对应晶圆2的内部芯片图形实现完全匹配，多球拼成与防呆标记4和位置标记5相匹配的对位标记6，用以分辨晶圆2位置；S2、其次将晶圆2的有源面在切割道处进行预切割，晶圆2的切割道宽度为≥80μm，本申请以80μm为例，预切割是指沿着切割道切割方向垂直切割一定的深度而不完全切开，形成预切割道9，预切割道9的深度范围为晶圆2厚度的0.5～0.7倍，既可以减少后续的晶圆2研磨难度，又可以保证晶圆2上的芯片不断开，从而可以稳定的对芯片进行后续处理，结构稳定，本申请以0.6倍为例，预切割道9形成在晶圆2上彼此靠近的芯片之间，且其宽度范围为≥60μm，本申请以60μm为例，预切割道9是在切割道处切割，故其宽度小于切割道宽度；S3、最后在晶圆2的指定边缘位置用激光蚀刻出十字或多边形等特征图形，晶圆2上的标记与基板1上的标记相同，用于和基板1上的标记对位6放置；本申请中基板1适用于放置尺寸在8寸及8寸以下的晶圆2，解决了小尺寸晶圆2在设备上不兼容的问题，小芯片（TVS等）的晶圆级封装所用的6寸及6寸以上的小尺寸晶圆2可以在设备上兼容。
其中，封装处理步骤中，还包括以下步骤：S1、包封后研磨暴露出凸起3以将标记转出至封装体上，凸起3的多球拼成与防呆标记4和位置标记5相匹配的对位标记6，包封后研磨暴露出凸起3顶面，即暴露出多球凸起3所形成的对位标记6，而晶圆2和基板1上的标记已完全被包封料所覆盖，包封料为黑色，故通过凸起3形成的对位标记6按一定距离的蚀刻转入到封装体上，形成塑封标记7，该距离与包封前凸起3和基板1上标记的距离相同，塑封标记7标识出晶圆2的位置；S2、依次对各个晶圆2通过曝光、显影和电镀形成布线和引脚8，引脚8通过布线与凸起3电性连接；S3、再次包封，并研磨暴露出引脚8顶面，去除晶圆2底部的基板1和其上的胶，晶圆2上的位置标记5和防呆标记4展露无遗，并从该面研磨晶圆至预切割道9，晶圆2上彼此靠近的芯片分离开来；S4、分板后切割预切割道9的包封料，以形成单颗产品，即先根据晶圆2上的标记将四片晶圆2分板为单片晶圆2封装体，再在预切割道9处使用刀片切割，刀片宽度≦预切割刀片宽度，可以保证切割时刀片只切割包封料而不损失芯片和布线、引脚8，保证产品的完整，在相同的工艺流程下，单次工作产出的芯片数量更多，缩减加工时效，成本降低。
本申请所有使用电镀工艺的步骤，均是先通过曝光、显影的光刻技术在表面形成电镀保护，之后再通过溅射或者沉铜的方式在待电镀区域形成金属种子层，本申请的金属种子层采用的是铜材质，金属种子层是为了保证后续电镀的金属与塑封料之间的结合力，同时为电镀提供导电离子附着的表面，保证电镀效果。
本申请所有使用封装工艺的步骤，均是使用塑封料注塑的方式配合模压形成封装，本申请采用的塑封料是环氧树脂塑封料，成本低，固化性能好。
本申请通过基板1上的位置标记5和防呆标记4对应晶圆2的槽边和对位标记6，初步定位多个晶圆2的放置位置，且在晶圆2的芯片上形成凸起3，多球拼成特征形状，将对位标记6记录，再在后续的工艺流程中，将记录的标记转入为塑封标记7，精准定位晶圆2的位置，防止切割误伤，保证相同的流程下可作业多片晶圆2，小尺寸晶圆2亦可实现设备上的兼容，加工时效缩短，生产成本降低。
可以理解，本发明申请是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明申请的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明申请的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明申请的精神和范围。因此，本发明申请不受此处所公开的具体实施例的限制，所有落入本发明申请的权利要求范围内的实施例都属于本发明申请所保护的范围内。

Claims (7)

1.一种晶圆级封装方法，其特征在于，包括以下步骤：
基板打标步骤：将基板一表面上蚀刻出至少一组防呆标记和位置标记，每组防呆标记和位置标记位于此处晶圆直径的各等长延长线上；
晶圆打标步骤：在每个晶圆上形成与位置标记相同的对位标记，对位标记与位置标记对准，晶圆平边或缺口与防呆标记对准，初步定位晶圆在基板上的放置位置；
封装处理步骤：将晶圆有源面做的与防呆标记和位置标记相匹配的凸起，包封后将凸起处的标记转出到封装体上，形成塑封标记，并布线，后根据塑封标记分板并切割成单颗成品。
2.根据权利要求1所述的晶圆级封装方法，其特征在于，所述基板打标步骤中，晶圆直径＜位置标记之间的间距＜晶圆直径的1.2倍。
3.根据权利要求2所述的晶圆级封装方法，其特征在于，所述基板打标步骤中，打标后在基板的表面贴胶，用以将晶圆粘接，且该胶为半透明胶。
4.根据权利要求3所述的晶圆级封装方法，其特征在于，所述基板打标步骤中，每组防呆标记和位置标记位于与此处晶圆同心的外侧正方形的边长上。
5.根据权利要求4所述的晶圆级封装方法，其特征在于，所述晶圆打标步骤中，该晶圆的厚度范围为≦400μm，且在晶圆的切割道处做预切割形成预切割道，预切割道的深度范围为晶圆厚度的0.5～0.7倍。
6.根据权利要求5所述的晶圆级封装方法，其特征在于，所述晶圆打标步骤中，预切割道形成在晶圆上彼此靠近的芯片之间，且其宽度范围为≥60μm。
7.根据权利要求6所述的晶圆级封装方法，其特征在于，所述封装处理步骤中还包括：S1、包封后研磨暴露出凸起以将标记转出至封装体上；S2、对各个晶圆依次通过曝光、显影和电镀形成布线和引脚；S3、再次包封，去除基板和其上的胶，并从该面研磨晶圆至预切割道；S4、分板后切割预切割道的包封料，以形成单颗产品。
CN202310286609.9A 2023-03-23 2023-03-23 一种晶圆级封装方法 Pending CN116130371A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310286609.9A CN116130371A (zh) 2023-03-23 2023-03-23 一种晶圆级封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310286609.9A CN116130371A (zh) 2023-03-23 2023-03-23 一种晶圆级封装方法

Publications (1)

Publication Number Publication Date
CN116130371A true CN116130371A (zh) 2023-05-16

Family

ID=86308405

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310286609.9A Pending CN116130371A (zh) 2023-03-23 2023-03-23 一种晶圆级封装方法

Country Status (1)

Country Link
CN (1) CN116130371A (zh)

Similar Documents

Publication Publication Date Title
US9378967B2 (en) Method of making a stacked microelectronic package
CN103325703B (zh) 在封装件形成期间探测芯片
TWI402950B (zh) 具單邊遮蓋的系統封裝模組
US5872025A (en) Method for stacked three dimensional device manufacture
US6528393B2 (en) Method of making a semiconductor package by dicing a wafer from the backside surface thereof
US7772091B2 (en) Manufacturing method of semiconductor apparatus comprising alignment patterns in scribe regions
US8101461B2 (en) Stacked semiconductor device and method of manufacturing the same
CN103165531B (zh) 管芯结构及其制造方法
TW201125077A (en) Method of manufacturing semiconductor device and semiconductor device manufacturing apparatus used in it
US8735220B2 (en) Method for positioning chips during the production of a reconstituted wafer
WO2008121500A1 (en) Method for fabricating a low cost integrated circuit (ic) package
US6482677B2 (en) Chip component assembly manufacturing method
US7164195B2 (en) Semiconductor device and semiconductor device manufacturing method
US11764181B2 (en) Semiconductor package and method for fabricating the semiconductor package
US10770432B2 (en) ASICS face to face self assembly
CN107195555A (zh) 一种芯片封装方法
CN116130371A (zh) 一种晶圆级封装方法
EP1028459A2 (en) Method of fabricating semiconductor device
TWI630665B (zh) 製作晶片封裝結構之方法
US7727861B2 (en) Method and device for contacting semiconductor chips
EP1969623A2 (en) Strip for integrated circuit packages having a maximized usable area
EP3333883A1 (en) A method for transferring and placing a semiconductor device on a substrate
EP4362071A2 (en) Panel level semiconductor package and method of manufacturing the same
JP2004531071A (ja) 小型増幅器および信号処理装置を製造する方法
CN220121819U (zh) 半导体封装装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination