CN116107767A - 包括多处理器的控制器及其操作方法 - Google Patents

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Abstract

本发明涉及一种控制器，其包括：存储器，其包括用于根据命令的类型对命令进行排队的一个或多个命令队列，每个命令队列以先进先出(FIFO)方案进行操作；第一处理器，其适于使多个命令在命令队列中的相应命令队列中排队，并且适于将关于排队命令的第一信息和第二信息存储在存储器中；以及第二处理器，其适于根据排队命令的第一信息和第二信息来处理各个命令队列的排队命令。

Description

包括多处理器的控制器及其操作方法
相关申请的交叉引用
本申请要求于2017年4月11日提交的申请号为10-2017-0046574的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的各个示例性实施例涉及一种多处理器系统，更特别地，涉及一种能够高效地管理数据的控制器及其操作方法。
背景技术
计算机环境范例已经变为可在任何时间和任何地点使用的普适计算系统。也就是说，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经迅速增长。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。
因为存储器系统没有移动部件，所以其提供优良的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
存储器系统的控制器可采用多个处理器来提高控制器的整体速度。处理器可具有不同的角色，并且可通过彼此交换数据进行协作来支持整个系统，即被称为处理器间通信(IPC)的技术。
处理器之间进行通信有多种方法。其中，邮箱(mailbox)机制可采用多个邮箱来支持处理器之间高效的软件协议通信。邮箱通常位于共享存储器中。
发明内容
本发明的各个实施例涉及一种能够在多个核心处理器之间高效通信的多核控制器、其操作方法以及包括该多核控制器的多处理器系统。
根据本发明的实施例，控制器可包括：存储器，其包括用于根据命令的类型对命令进行排队的一个或多个命令队列，每一个命令队列以先进先出(FIFO)方案进行操作；第一处理器，其适于使多个命令在命令队列中的相应命令队列中排队，并且适于将关于排队命令的第一信息和第二信息存储在存储器中；以及第二处理器，其适于根据排队命令的第一信息和第二信息来处理各个命令队列的排队命令。
一个或多个命令队列可根据命令的操作类型对命令进行排队。
第一信息可指示排队命令的顺序，第二信息可指示排队命令的类型。
命令队列可至少包括用于对读取命令进行排队的读取命令队列和用于对写入命令进行排队的写入命令队列。
当第二处理器完成排队命令的处理时，第一处理器可进一步清除第一信息和第二信息。
当第二处理器完成排队命令的处理时，第二处理器可进一步将处理完成信号提供给第一处理器，并且第一处理器可响应于处理完成信号清除第一信息和第二信息。
当多个命令中的两个或更多个命令具有相同的逻辑块地址时，第一处理器可将多个命令分组为多个命令组，并使多个命令组中的每一个在命令队列中顺序地排队，多个命令组中的每一个可包括命令中具有相同逻辑块地址的命令。
命令队列可至少包括用于读取命令的读取命令队列和用于写入命令的写入命令队列。
当第二处理器完成排队命令组的处理时，第一处理器可清除完成处理的排队命令组的信息。
当第二处理器完成排队命令组的处理时，第二处理器可进一步将处理完成信号提供给第一处理器，第一处理器可响应于处理完成信号，清除完成处理的排队命令组的第一信息和第二信息。
第一处理器可进一步使多个命令组中完成处理的命令组之后的命令组在命令队列中排队，并且可进一步将排队命令的第一信息和第二信息存储在存储器中。
多个命令可包括后台命令。
根据本发明的实施例，一种包括第一处理器和第二处理器以及具有邮箱的存储器的控制器的操作方法，该操作方法可包括：通过第一处理器使多个命令在命令队列中的相应命令队列中排队，其中命令队列包括在存储器中、分别对应于命令的类型并且基于先进先出(FIFO)方案进行操作；通过第一处理器将排队命令的信息存储到存储器中，其中排队命令的信息包括排队命令的顺序和排队命令的操作类型；以及通过第二处理器根据排队命令的信息处理各个命令队列的排队命令。
命令队列可至少包括对应于读取命令的读取命令队列和对应于写入命令的写入命令队列。
第一处理器可在排队命令的处理完成之后清除排队命令的信息。
第二处理器可进一步在排队命令的处理完成之后将处理完成信号提供给第一处理器；并且第一处理器可响应于处理完成信号来清除排队命令的信息。
当多个命令中的两个或更多个命令具有相同的逻辑块地址时，第一处理器可将多个命令分组为多个命令组，并且可使多个命令组中的每一个在命令队列中顺序地排队，多个命令组中的每一个可包括命令中具有相同逻辑块地址的命令。
命令队列可至少包括对应于读取命令的读取命令队列和对应于写入命令的写入命令队列。
在排队命令组的处理完成之后，第一处理器可清除排队命令组的信息。
第二处理器可进一步在排队命令组的处理完成之后将处理完成信号提供给第一处理器；并且第一处理器可响应于处理完成信号来清除完成处理的排队命令组的信息。
第一处理器可进一步使多个命令组中完成处理的命令组之后的命令组在命令队列中排队，并且可进一步将排队命令的信息存储在存储器中。
多个命令可包括后台命令。
附图说明
图1是说明包括根据本发明的实施例的存储器系统的数据处理系统的框图。
图2是说明图1所示的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是说明图2所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是说明图2所示的存储器装置的示例性三维结构的示意图。
图5是说明根据本发明的实施例的包括多个处理器的控制器的框图。
图6是说明现有的在多处理器中通过单个邮箱的通信方法的示意图。
图7是说明根据本发明的实施例的在多处理器中通过多邮箱的通信方法的示意图。
图8是说明根据本发明的实施例的在多处理器中通过多邮箱的通信的示意图。
图9至图17是示意性地说明根据本发明的各个实施例的数据处理系统的应用示例的简图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，注意到的是，本发明可以不同的其他实施例、形式及其变型实施，且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面并将本发明充分地传达给本发明所属领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。当元件被称为连接至或联接到另一元件时，应当理解的是前者可直接连接或联接到后者，或者经由其间的中间元件电连接或联接到后者。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制本发明。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是说明根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
例如，主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式电脑、游戏机、TV和投影仪等的非便携式电子装置。
存储器系统110可响应于来自主机102的请求进行操作，并且特别地，可存储待由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据主机接口的协议，存储器系统110可利用可与主机102电联接的各种类型的存储装置中的任何一种来实施。合适的存储装置的示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
存储器系统110的存储装置可利用诸如以下的易失性存储器装置来实施：动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置，并且存储器系统110的存储装置可利用诸如以下的非易失性存储器装置来实施：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器。
存储器系统110可包括存储待由主机102访问的数据的存储器装置150，以及可控制数据在存储器装置150中的存储的控制器130。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。
存储器系统110可被配置成以下的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或配置计算系统的各种部件之一。
存储器装置150可以是非易失性存储器装置，并且即使不供应电力，其也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储块152至156，存储块152至156中的每一个可包括多个页面。每一个页面可包括多个字线(WL)所电联接到的多个存储器单元。
控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。例如，存储器系统110的控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可将从存储器装置150读取的数据提供给主机102，和/或可将从主机102提供的数据存储到存储器装置150中。
控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、诸如NAND闪速控制器(NFC)142的存储器装置控制器142以及存储器144，其全部通过内部总线可操作地联接。
主机接口单元132可处理从主机102提供的命令和数据，并可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC单元138可在读取操作期间检测并校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值时，ECC单元138不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。ECC单元138可包括用于错误校正操作的所有电路、模块、系统或装置。
PMU 140可提供和管理控制器130的电力。
NFC 142可用作控制器130和存储器装置150之间的存储器/存储接口，以允许控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器，或者特别地，当存储器装置150是NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。
存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可将从存储器装置150读取的数据提供给主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可包括用于存储用于多个处理器之间的通信的数据的邮箱(见图5)。
存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动被称为闪存转换层(FTL)的固件来控制存储器系统110的全部操作。
处理器134可利用微处理器或中央处理器(CPU)来实施。存储器系统110可包括一个或多个处理器134。
管理单元(未示出)可被包括在处理器134中，并且可执行存储器装置150的坏块管理。管理单元可发现存储器装置150中包含的不符合进一步使用的要求的坏存储块，并对坏存储块执行坏块管理。当存储器装置150为例如NAND闪速存储器的闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。此外，由编程失败造成的坏块使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重劣化，因此需要可靠的坏块管理。
图2是说明存储器装置150的示意图。
参照图2，存储器装置150可包括多个存储块BLOCK 0至BLOCK N-1，并且块BLOCK 0至BLOCK N-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。根据每个存储器单元中可存储或表达的位数，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用每一个都能够存储1位数据的存储器单元实施的多个页面。MLC存储块可包括利用每一个都能够存储例如两位或更多位数据的多位数据的存储器单元实施的多个页面。包括利用每一个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。
多个存储块210至240中的每一个可在写入操作期间存储从主机装置102提供的数据，并且可在读取操作期间将存储的数据提供给主机102。
图3是说明存储器装置150中的存储块330的电路图。
参照图3，存储块330对应于多个存储块152至156中的任何一个。
参照图3，存储器装置150的存储块330可包括分别电联接到位线BL0至BLm-1的多个单元串340。每列单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由每一个都可存储1位信息的单层单元(SLC)或者由每一个都可存储多位数据信息的多层单元(MLC)来配置。串340可分别电联接到对应的位线BL0至BLm-1。作为参照，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。
尽管图3仅作为示例示出了通过NAND闪速存储器单元配置的存储块330，但注意的是，根据实施例的存储器装置150的存储块330不限于NAND闪速存储器，并且可通过NOR闪速存储器、其中组合了至少两种存储器单元的混合闪速存储器、或其中控制器被内置在存储器芯片中的1-NAND闪速存储器实现。半导体装置的操作特性不仅可被应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，而且可被应用于其中电荷存储层由电介质层配置的电荷撷取闪存(CTF)。
存储器装置150的电压供应块310可提供待根据操作模式而被提供给各个字线的例如编程电压、读取电压和通过电压的字线电压以及待提供给例如其中形成有存储器单元的阱区的体材料(bulk)的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可生成多个可变读取电压以生成多个读取数据，在控制电路的控制下选择存储器单元阵列的存储块或扇区中的一个，选择所选择的存储块的字线中的一个，并将字线电压提供给所选择的字线和未选择的字线。
存储器装置150的读取/写入电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4是说明存储器装置150的3D结构的示意图。
存储器装置150可通过2D或3D存储器装置来实施。具体地，如图4所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLK0至BLKN-1，存储块中的每一个具有3D结构(或垂直结构)。
图5是说明控制器130的框图。
图5例示了包括第一处理器510和第二处理器530的处理器134。处理器134可通过总线B10执行通信。例如，处理器134的主处理器可提供请求并重复检查是否正常完成对请求的服务。处理器134可在系统中担当不同的角色，但可彼此通信以实现操作协同来支持存储器系统的操作。
存储器144可包括用于临时存储用于处理器134之间的通信的数据的邮箱520。在处理器134中，第一处理器510可用作主机接口，第二处理器530可用作存储器装置接口，例如NAND接口。命令可包括从主机102和处理器中的一个或多个提供的读取命令、写入命令等以及后台命令。
例如，第一处理器510可使从主机102提供的命令在邮箱520中排队，第二处理器530可处理在邮箱520中排队的命令。在该操作中，处理器134可分别执行其自身的任务，并且可彼此共享执行任务的信息。然而，存在多种命令类型，并且数据管理的效率可根据处理器134之间的通信类型而变化。
存储器144可包括多个邮箱520。由于邮箱520根据命令队列操作，所以邮箱520可根据先进先出(FIFO)的基本原则对数据进行排队。每一个邮箱520可包括表示在其中排队的数据的位置的头部和尾部。头部位置中的数据可准备从邮箱520输出，尾部位置中的数据可当前在邮箱520中排队。邮箱520可基于稍后将描述的中断机制来支持处理器134之间的通信。
在下文中，仅作为示例，假设主机102顺序地将第一读取命令、第二读取命令、第三写入命令、第四写入命令、第五写入命令和第六读取命令提供给控制器130。
图6是说明现有的在多处理器中通过单个邮箱600的通信方法的示意图。
参照图6，单个邮箱600具有索引字段和列表字段以及邮箱变量区域。索引字段表示从主机提供的命令的顺序，列表字段表示命令的类型。邮箱变量区域存储邮箱状态的信息，包括每一个邮箱的头部变量和尾部变量、命令的优先级、形成每一个邮箱的变量等。
例如，第一处理器510将数据信息写入到邮箱变量区域中。数据信息包括命令的优先级信息和对相应邮箱的清除操作的信息。在数据信息的写入完成之后，第一处理器510使命令在单个邮箱600中排队。当一些命令在单个邮箱600中排队时，第一处理器请求中断第二处理器。响应于来自第一处理器的中断请求，第二处理器中断自已并从邮箱变量区域读取数据信息以及单个邮箱600的排队命令。第二处理器将ACK信号提供给第一处理器。
从主机102提供的命令(即，如前所假设的第一读取命令、第二读取命令、第三写入命令、第四写入命令、第五写入命令和第六读取命令)顺序地在单个邮箱600中排队。无法重新排列在单个邮箱600中排队的命令。为了重新排列在单个邮箱600中排队的命令，首先应当对在单个邮箱600中排队的所有命令进行扫描和识别。例如，第二处理器530在处理完成第三写入命令、第四写入命令和第五写入命令之前，不能处理第六读取命令。即，首先处理第一读取命令和第二读取命令，因此第二处理器530执行读取操作可具有高性能。然而，由于第三至第五写入命令，对第六读取命令的处理较迟，这造成了高延迟。也就是说，根据单个邮箱600的现有技术，对于读取命令会出现长延迟。
根据本发明的实施例，控制器130中包括的多个处理器510和530可通过多邮箱执行与另一处理器的通信。除了多邮箱可包括分别对应于各种命令类型，例如读取命令和写入命令，的多个区域以外，多邮箱可与单个邮箱600相同。根据本发明的实施例，每一个区域可存储一种类型的命令。根据本发明的实施例，当从主机102提供的多个命令具有相同的逻辑块地址时，用于相同的逻辑块地址的多个命令可作为单个命令组被存储到多邮箱中。
图7是说明根据本发明的实施例的在多处理器中通过多邮箱700的通信的示意图。
参照图7，多邮箱700可针对不同命令类型而被划分成数个区域。第一处理器510可按照命令类型使从主机102提供的命令在多邮箱700中排队，并且第二处理器530可识别在多邮箱700中排队的命令的顺序和类型。
例如，如前所假设的，当从主机102顺序地提供第一读取命令、第二读取命令、第三写入命令、第四写入命令、第五写入命令和第六读取命令时，第一处理器510可使第一读取命令、第二读取命令和第六读取命令在多邮箱700的读取邮箱710中顺序地排队，并且可使第三写入命令、第四写入命令和第五写入命令在多邮箱700的写入邮箱720中顺序地排队。因此，第二处理器530可通过多邮箱700的状态信息来识别按照操作类型在多邮箱700的读取邮箱710和写入邮箱720中顺序地排队的命令的顺序和操作类型。因此，第二处理器530可首先响应于在读取邮箱710中排队的读取命令来执行读取操作，而不必扫描多邮箱700中的所有排队命令。
也就是说，包括多邮箱700的存储器144可减少在使用单个邮箱600时由于写入操作而出现的读取操作的长延迟。进一步地，包括多邮箱700的存储器144可在多邮箱700中容易且高效地重新排列所提供的命令。也就是说，包括多邮箱700的控制器130可解决第二处理器530可能发生的读取命令的长延迟的问题。
图8是说明根据本发明的实施例的在多处理器中通过多邮箱700的通信的示意图。
将参照图8描述当命令具有相同的逻辑块地址时处理命令的操作。进一步假设第六读取命令和第四写入命令具有相同的逻辑块地址。
当在排队命令中第六读取命令和第四写入命令具有相同的逻辑块地址时，第二处理器530应当首先响应于第四写入命令而写入数据，然后应当响应于第六读取命令而读取写入的数据。然而，如参照图7所述的，当第二处理器530首先处理在读取邮箱710中排队的读取命令时，第二处理器530可能读取错误的数据，该错误的数据在响应于第六读取命令的读取操作之前本应该通过第四写入命令被更新或替换。也就是说，即使当第二处理器530在响应于第六读取命令的读取操作之前本应该首先响应于第四写入命令而写入数据时，第二处理器530也可能在响应于第四写入命令的写入操作之前首先响应于第六读取命令而读取错误的数据。
当从主机102接收命令时，第一处理器510可识别所提供命令的逻辑块地址。因此，第一处理器510可在使命令在多邮箱700中排队之前识别第四写入命令和第六读取命令具有相同的逻辑块地址。此外，为了以正确的顺序处理命令，当对命令排队时，第一处理器510可能需要另一操作。
如上所述，邮箱变量区域可存储表示多邮箱700的状态的信息。在待在多邮箱700中排队的命令中，一些命令可能具有相同的逻辑块地址。第一处理器510可将待在多邮箱700中排队的命令分组为多个命令组。多个命令组可分别对应于多个逻辑块地址。每一个命令组中的所有命令可对应于单个逻辑块地址。在多邮箱700中排队的每一个命令组可遵循FIFO基本原则。例如，在具有相同的逻辑块地址的第四写入命令和第六读取命令之间，第六读取命令可被分组到第一命令组之后的第二命令组。
当第一处理器510使包括不同逻辑块地址的命令的第一命令组在多邮箱700中排队时，可中断第二处理器530。第二处理器530可通过识别多邮箱700的状态来确定是否首先处理第一命令组。
第二处理器530可首先基于多邮箱700的状态通过识别第一命令组的信息来处理第一命令组。
在第一命令组的处理完成之后，第二处理器530可将ACK信号提供给第一处理器510。多邮箱700可从邮箱变量区域清除第一命令组的信息。
然后，第一处理器510可使第二命令组在多邮箱700中排队，并且第二处理器530可处理排队的第二命令组。
例如，如前所假设的，当从主机102顺序地提供第一读取命令、第二读取命令、第三写入命令、第四写入命令、第五写入命令和第六读取命令时，第一处理器510可使第一读取命令和第二读取命令在读取邮箱710中排队，并且使第三至第五写入命令在写入邮箱720中排队。
第一处理器510可将第一至第五命令分组成第一命令组。也就是说，第一处理器510可使包括第一至第五命令的第一命令组在多邮箱700中排队，并且可将第一命令组的信息存储到多邮箱700的邮箱变量区域中。第二处理器530可根据邮箱变量区域中存储的第一命令组的信息，首先处理当前在多邮箱700中排队的所有命令，即第一命令组。
在第一命令组的处理完成之后，第二处理器530可等待从邮箱变量区域清除第一命令组的信息。
在第一命令组的信息从邮箱变量区域清除完成之后，第一处理器510可将第六读取命令分组成第二命令组，并且可使第六读取命令在读取邮箱710中排队作为第二命令组。然后，第二处理器530可处理排队作为第二命令组的第六读取命令。如此，第二处理器530可处理具有相同逻辑块地址的多个命令。
根据本发明的实施例，控制器130可包括多个处理器(例如，第一处理器510和第二处理器530)，并且多邮箱700可根据命令的操作类型被划分成多个区域(例如，读取邮箱710和写入邮箱720)。
根据本发明的实施例，可以重新排列排队命令并识别排队命令的操作类型，这可提高多个处理器之间的数据管理的灵活性并且可减少由于写入操作而出现的读取操作的长延迟。
图9至图17是示意性说明根据各个实施例的图1至图8的数据处理系统的应用示例的简图。
图9是示意性说明包括根据本实施例的存储器系统的数据处理系统的另一示例的简图。图9示意性说明了应用根据本实施例的存储器系统的存储卡系统。
参照图9，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可被连接至通过非易失性存储器实施的存储器装置6130，并被配置成访问存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口并驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1至图8描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1至图8描述的存储器系统110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器6120可进一步包括图1所述的元件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此，根据本实施例的存储器系统和数据处理系统可应用于有线/无线电子装置，或者特别是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。存储器装置6130可包括如图1的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成至单个半导体装置中构成固态驱动器(SSD)。另外，存储器控制器6120以及存储器装置6130可构成诸如以下的存储卡：PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。
图10是示意性说明包括根据本实施例的存储器系统的数据处理系统的另一示例的简图。
参照图10，数据处理系统6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图10所示的数据处理系统6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1至图8所述的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1至图8所述的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM6222可用于缓冲从主机6210传输到存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM 6222用作高速缓冲存储器时，RAM 6222可辅助低速存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向主机6210传输数据/接收来自主机6210的数据，并通过NVM接口6225向存储器装置6230传输数据/接收来自存储器装置6230的数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接至主机6210。存储器控制器6220可利用诸如WiFi或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可连接至外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/接收来自外部装置的数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信，因此根据本实施例的存储器系统和数据处理系统可被应用于有线/无线电子装置或特别是移动电子装置。
图11是示意性说明包括根据本实施例的存储器系统的数据处理系统的另一示例的简图。图11示意性示出应用根据本实施例的存储器系统的SSD。
参照图11，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及诸如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可通过诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为便于描述，图11说明缓冲存储器6325存在于控制器6320中。然而，缓冲存储器6325可存在于控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，RAID(独立磁盘冗余阵列)系统。此时，RAID系统可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图12是示意性说明包括根据实施例的存储器系统的数据处理系统的另一示例的简图。图12示意性说明应用了根据实施例的存储器系统的嵌入式多媒体卡(eMMC)。
参照图12，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如UHS((超高速)-I/UHS-II)接口。
图13至图16是示意性说明包括根据实施例的存储器系统的数据处理系统的其它示例的简图。图13至图16示意性说明应用根据实施例的存储器系统的UFS(通用闪存)系统。
参照图13至图16，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图10至图12描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图9描述的存储卡系统6100的形式来实施。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，MIPI(移动行业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如，UFD、MMC、SD、迷你SD和微型SD彼此通信。
在图13所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6510，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。
在图14所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行链路层交换例如L3交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图15所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行链路层交换例如L3交换的交换模块6740，与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过UniPro处的交换模块6740的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接至交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图16所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6820连接至主机6810且一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。
图17是示意性说明包括根据实施例的存储器系统的数据处理系统的另一示例的简图。图17是示意性说明应用了根据实施例的存储器系统的用户系统的简图。
参照图17，用户系统6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动包括在诸如OS的用户系统6900中的组件，并且包括控制包括在用户系统6900中的组件的控制器、接口和图形引擎。应用处理器6930可作为片上系统(SoC)被提供。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2SDRAM或LPDDR3SDRAM的易失性RAM，或诸如PRAM、ReRAM、MRAM或FRAM的非易失性RAM。例如，可基于POP(堆叠式封装)封装和安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收到的数据，然后可将所存储的数据传输到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，并且可被提供为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外，存储模块6950可被实施为如上参照图11至图16所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机的用户输出接口。
此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的操作，并且网络模块6940可用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示通过处理器6930处理的数据或支持从触摸面板接收数据的功能。
虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (22)

1.一种控制器，其包括：
存储器，其包括用于根据命令的类型对命令进行排队的一个或多个命令队列，每一个所述命令队列以先进先出方案即FIFO方案进行操作；
第一处理器，其适于使多个命令在所述命令队列中的相应命令队列中排队，并且适于将关于排队命令的第一信息和第二信息存储在所述存储器中；以及
第二处理器，其适于根据所述排队命令的第一信息和第二信息来处理各个所述命令队列的排队命令。
2.根据权利要求1所述的控制器，其中所述一个或多个命令队列根据命令的操作类型对命令排队。
3.根据权利要求1所述的控制器，其中所述第一信息指示所述排队命令的顺序，所述第二信息指示所述排队命令的类型。
4.根据权利要求1所述的控制器，其中所述命令队列至少包括用于对读取命令进行排队的读取命令队列和用于对写入命令进行排队的写入命令队列。
5.根据权利要求1所述的控制器，其中当所述第二处理器完成所述排队命令的处理时，所述第一处理器进一步清除所述第一信息和所述第二信息。
6.根据权利要求5所述的控制器，
其中当所述第二处理器完成所述排队命令的处理时，所述第二处理器进一步将处理完成信号提供给所述第一处理器，并且
其中所述第一处理器响应于所述处理完成信号清除所述第一信息和所述第二信息。
7.根据权利要求1所述的控制器，
其中当所述多个命令中的两个或更多个命令具有相同的逻辑块地址时，所述第一处理器将所述多个命令分组为多个命令组，并且使所述多个命令组中的每一个在所述命令队列中顺序地排队，并且
其中所述多个命令组中的每一个包括所述多个命令中具有相同逻辑块地址的命令。
8.根据权利要求7所述的控制器，其中所述命令队列至少包括用于读取命令的读取命令队列和用于写入命令的写入命令队列。
9.根据权利要求7所述的控制器，其中当所述第二处理器完成排队命令组的处理时，所述第一处理器清除完成处理的所述排队命令组的信息。
10.根据权利要求9所述的控制器，
其中当所述第二处理器完成所述排队命令组的处理时，所述第二处理器进一步将处理完成信号提供给所述第一处理器，并且
其中所述第一处理器响应于所述处理完成信号，清除完成处理的所述排队命令组的第一信息和第二信息。
11.根据权利要求10所述的控制器，其中所述第一处理器进一步使所述多个命令组中完成处理的命令组之后的命令组在所述命令队列中排队，并且进一步将排队命令的第一信息和第二信息存储在所述存储器中。
12.根据权利要求1所述的控制器，其中所述多个命令包括后台命令。
13.一种包括第一处理器和第二处理器以及存储器的控制器的操作方法，所述操作方法包括：
通过所述第一处理器使多个命令在命令队列中的相应命令队列中排队，所述命令队列包括在所述存储器中、分别对应于命令的类型并且基于先进先出方案即FIFO方案进行操作；
通过所述第一处理器将排队命令的信息存储到所述存储器中，其中所述排队命令的信息包括所述排队命令的顺序和所述排队命令的操作类型；以及
通过所述第二处理器根据所述排队命令的信息处理各个所述命令队列的排队命令。
14.根据权利要求13所述的操作方法，其中所述命令队列至少包括对应于读取命令的读取命令队列和对应于写入命令的写入命令队列。
15.根据权利要求13所述的操作方法，其进一步包括在所述排队命令的处理完成之后通过所述第一处理器清除所述排队命令的信息。
16.根据权利要求15所述的操作方法，其进一步包括：
在所述排队命令的处理完成之后，通过所述第二处理器将处理完成信号提供给所述第一处理器；并且
通过所述第一处理器响应于所述处理完成信号来清除所述排队命令的信息。
17.根据权利要求13所述的操作方法，其进一步包括：
当所述多个命令中的两个或更多个命令具有相同的逻辑块地址时，通过所述第一处理器将所述多个命令分组为多个命令组；并且
通过所述第一处理器使所述多个命令组中的每一个在所述命令队列中顺序地排队，并且
其中所述多个命令组中的每一个包括所述多个命令中具有相同逻辑块地址的命令。
18.根据权利要求17所述的操作方法，其中所述命令队列至少包括对应于读取命令的读取命令队列和对应于写入命令的写入命令队列。
19.根据权利要求17所述的操作方法，其进一步包括在排队命令组的处理完成之后，通过所述第一处理器清除所述排队命令组的信息。
20.根据权利要求19所述的操作方法，其进一步包括：
在所述排队命令组的处理完成之后，通过所述第二处理器将处理完成信号提供给所述第一处理器；并且
通过所述第一处理器响应于所述处理完成信号来清除完成处理的所述排队命令组的信息。
21.根据权利要求20所述的操作方法，其进一步包括：
通过所述第一处理器使所述多个命令组中完成处理的命令组之后的命令组在所述命令队列中排队；并且
通过所述第一处理器将排队命令的信息存储在所述存储器中。
22.根据权利要求13所述的操作方法，其中所述多个命令包括后台命令。
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