CN116093153B - 具有高维持电压的低电容双向scr瞬态抑制器件 - Google Patents
具有高维持电压的低电容双向scr瞬态抑制器件 Download PDFInfo
- Publication number
- CN116093153B CN116093153B CN202310371412.5A CN202310371412A CN116093153B CN 116093153 B CN116093153 B CN 116093153B CN 202310371412 A CN202310371412 A CN 202310371412A CN 116093153 B CN116093153 B CN 116093153B
- Authority
- CN
- China
- Prior art keywords
- type
- anode
- cathode
- well
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000001629 suppression Effects 0.000 title claims abstract description 18
- 230000001052 transient effect Effects 0.000 title claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 14
- 238000012423 maintenance Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- NUHSROFQTUXZQQ-UHFFFAOYSA-N isopentenyl diphosphate Chemical compound CC(=C)CCO[P@](O)(=O)OP(O)(O)=O NUHSROFQTUXZQQ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thyristors (AREA)
Abstract
本发明涉及一种具有高维持电压的低电容双向SCR瞬态抑制器件，包括N型衬底、P型阱、N型阱、P+型阳极、N+型阳极、P+型阴极、N+型阴极、P型齐纳区或者N型齐纳区、N+型触发区或者P+型触发区、场氧化层、阳极金属与阴极金属。本发明的器件能够在较大程度上同时提升SCR器件的双向维持电压并实现低电容。本发明的器件能够使得维持电流中的电子与空穴成分均不会出现在器件表面，因此能够有效避免电流集中的问题。另一方面，由于表面的阻挡作用，器件的触发必须从底部实现，因此能够降低触发电压Vt与器件击穿电压BV之间的差距，从而提升TVS性能。
Description
技术领域
本发明属于半导体器件技术领域，具体地说是一种具有高维持电压的低电容双向SCR瞬态抑制器件。
背景技术
SCR，即Silicon-Controlled Rectifier，其双向的变体结构如图1所示，在N型衬底000上设有场氧化层05，在N型衬底000的内部左右两侧设有P型阱001并在左右两侧P型阱001之间设有N型阱002，在N型阱002上设有N+型触发区041，在位于左侧的P型阱001的内部设有P+型阳极01与N+型阳极02，在对应P+型阳极01与N+型阳极02位置的场氧化层05的上方设有阳极金属071，阳极金属071通过设置于场氧化层05内的接触柱与P+型阳极01以及N+型阳极02相接，在位于右侧的P型阱001的内部设有P+型阴极11与N+型阴极12，所述P+型阴极11位于N+型阴极12的右侧且P+型阴极11的左侧面与N+型阴极12的右侧面相切，在对应P+型阴极11与N+型阴极12位置的场氧化层05的上方设有阴极金属072，阴极金属072通过设置于场氧化层05内的接触柱分别与P+型阴极11以及N+型阴极12相接。该结构在工作时，无论阳极到阴极还是阴极到阳极均为snapback回扫特性，可以从不同方向保护集成电路端口的敏感元器件。在高速信号中，为了使SCR结构不影响信号完整性，其寄生电容必须做到很低，如在类似USB3.0数据接口的应用中，SCR TVS（瞬态抑制器件）的寄生电容不能超过0.5pF，工作电压为5V。在一般的低电容SCR中，并没有考虑端口的闩锁问题，但如果该器件被用于5V数据线，那么5V的信号电压依然有可能发生一定的闩锁效应，那么如何降低电容，提高维持电压，同时最先限度的不影响IPP是十分重要的。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种具有高维持电压的低电容双向SCR瞬态抑制器件。
按照本发明提供的技术方案，所述一种具有高维持电压的低电容双向SCR瞬态抑制器件，包括N型衬底，在N型衬底上设有场氧化层，在N型衬底的内部左右两侧设有P型阱并在左右两侧P型阱之间设有N型阱，在位于左侧的P型阱的内部设有P+型阳极与N+型阳极，P+型阳极与N+型阳极的相邻侧面相切，在对应P+型阳极与N+型阳极位置的场氧化层的上方设有阳极金属，阳极金属通过设置于场氧化层内的接触柱与P+型阳极以及N+型阳极相接，在位于右侧的P型阱的内部设有P+型阴极与N+型阴极，P+型阴极与N+型阴极的相邻侧面相切，在对应P+型阴极与N+型阴极位置的场氧化层的上方设有阴极金属，阴极金属通过设置于场氧化层内的接触柱分别与P+型阴极以及N+型阴极相接；
在P型阱与N型阱的交界处设有N+型触发区，在N型阱内至少设有一处N+型触发区，在对应相邻的N+型触发区之间的N型阱的内部设有P型齐纳区，在位于左侧的P型阱内设有与最左侧的N+型触发区相接且与P+型阳极以及N+型阳极均相离的P型齐纳区，在位于右侧的P型阱内设有与最右侧的N+型触发区相接且与P+型阴极以及N+型阴极均相离的P型齐纳区。
作为优选，所述P+型阳极位于N+型阳极的左侧且P+型阳极的右侧面与N+型阳极的左侧面相切。
作为优选，所述P+型阴极位于N+型阴极的右侧且P+型阴极的左侧面与N+型阴极的右侧面相切。
作为优选，所述N型衬底的电阻率为15-1000 Ohm·cm。
一种具有高维持电压的低电容双向SCR瞬态抑制器件，包括P型衬底，在P型衬底上设有场氧化层，在P型衬底的内部左右两侧设有N型阱并在左右两侧N型阱之间设有P型阱，在位于左侧的N型阱的内部设有P+型阳极与N+型阳极，P+型阳极与N+型阳极的相邻侧面相切，在对应P+型阳极与N+型阳极位置的场氧化层的上方设有阳极金属，阳极金属通过设置于场氧化层内的接触柱分别与P+型阳极以及N+型阳极相接，在位于右侧的N型阱的内部设有P+型阴极与N+型阴极，P+型阴极与N+型阴极的相邻侧面相切，在对应P+型阴极与N+型阴极位置的场氧化层的上方设有阴极金属，阴极金属通过设置于场氧化层内的接触柱分别与P+型阴极以及N+型阴极相接；
在P型阱与N型阱的交界处设有P+型触发区，在P型阱内至少设有一处P+型触发区，在对应相邻的P+型触发区之间的P型阱的内部设有N型齐纳区，在位于左侧的N型阱内设有与最左侧的P+型触发区相接且与P+型阳极以及N+型阳极均相离的N型齐纳区，在位于右侧的N型阱内设有与最右侧的P+型触发区相接且与P+型阴极以及N+型阴极均相离的N型齐纳区。
作为优选，所述P+型阳极位于N+型阳极的右侧且P+型阳极的左侧面与N+型阳极的右侧面相切。
作为优选，所述P+型阴极位于N+型阴极的左侧且P+型阴极的右侧面与N+型阴极的左侧面相切。
作为优选，所述P型衬底的电阻率为15-1000 Ohm·cm。
本发明的器件能够在较大程度上同时提升SCR器件的双向维持电压并实现低电容。本发明的器件能够使得维持电流中的电子与空穴成分均不会出现在器件表面，因此能够有效避免电流集中的问题。另一方面，由于表面的阻挡作用，器件的触发必须从底部实现，因此能够降低触发电压Vt与器件击穿电压BV之间的差距，提升TVS性能。
附图说明
图1是现有技术的结构示意图。
图2是本发明实施例1的结构示意图。
图3是本发明实施例2的结构示意图。
图4是本发明实施例1在触发时的触发电流流向图。
图5是本发明实施例1在维持时的维持电流流向图。
具体实施方式
以下说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种具有高维持电压的低电容双向SCR瞬态抑制器件，如图2所示，包括N型衬底000，在N型衬底000上设有场氧化层05，在N型衬底000的内部左右两侧设有P型阱001并在左右两侧P型阱001之间设有N型阱002，在位于左侧的P型阱001的内部设有P+型阳极01与N+型阳极02，所述P+型阳极01位于N+型阳极02的左侧且P+型阳极01的右侧面与N+型阳极02的左侧面相切，在对应P+型阳极01与N+型阳极02位置的场氧化层05的上方设有阳极金属071，阳极金属071通过设置于场氧化层05内的接触柱与P+型阳极01以及N+型阳极02相接，在位于右侧的P型阱001的内部设有P+型阴极11与N+型阴极12，所述P+型阴极11位于N+型阴极12的右侧且P+型阴极11的左侧面与N+型阴极12的右侧面相切，在对应P+型阴极11与N+型阴极12位置的场氧化层05的上方设有阴极金属072，阴极金属072通过设置于场氧化层05内的接触柱分别与P+型阴极11以及N+型阴极12相接；
在P型阱001与N型阱002的交界处设有N+型触发区041，在N型阱002内设有两处N+型触发区041，在对应相邻的N+型触发区041之间的N型阱002的内部设有P型齐纳区031，在位于左侧的P型阱001内设有与最左侧的N+型触发区041相接且与P+型阳极01以及N+型阳极02均相离的P型齐纳区031，在位于右侧的P型阱001内设有与最右侧的N+型触发区041相接且与P+型阴极11以及N+型阴极12均相离的P型齐纳区031。
实施例1的工作原理为：当外界ESD信号进入该器件后，会率先将位于最右侧的P型齐纳区031与N+型触发区041击穿，在N型阱002中，电流会散开，从而相比于现有技术的器件形成更好的电流分布如图4所示。当器件被开启后进入维持状态后，由于N+型触发区041会阻挡表面空穴，P型齐纳区031会阻挡表面电子，因此器件表面没有电流，电流会被推至N+型触发区041与P型齐纳区031组成的阻挡层下方通过，如图5所示。相比于现有技术的器件，实施例1中的电流分布更深，能够缓解横向器件阳极的电流集中，提高电流能力。同时，由于电流路径更长，器件的维持电压也会大大增加。在电容方面，由于阴阳极之间的主要寄生电容仍为P型阱001与N型衬底000构成的势垒电容，因此其电容参数不会弱于传统器件。
实施例2
一种具有高维持电压的低电容双向SCR瞬态抑制器件，如图3所示，包括P型衬底111，在P型衬底111上设有场氧化层05，在P型衬底111的内部左右两侧设有N型阱002并在左右两侧N型阱002之间设有P型阱001，在位于左侧的N型阱002的内部设有P+型阳极01与N+型阳极02，所述P+型阳极01位于N+型阳极02的右侧且P+型阳极01的左侧面与N+型阳极02的右侧面相切，在对应P+型阳极01与N+型阳极02位置的场氧化层05的上方设有阳极金属071，阳极金属071通过设置于场氧化层05内的接触柱分别与P+型阳极01以及N+型阳极02相接，在位于右侧的N型阱002的内部设有P+型阴极11与N+型阴极12，所述P+型阴极11位于N+型阴极12的左侧且P+型阴极11的右侧面与N+型阴极12的左侧面相切，在对应P+型阴极11与N+型阴极12位置的场氧化层05的上方设有阴极金属072，阴极金属072通过设置于场氧化层05内的接触柱分别与P+型阴极11以及N+型阴极12相接；
在P型阱001与N型阱002的交界处设有P+型触发区051，在P型阱001内设有两处P+型触发区051，在对应相邻的P+型触发区051之间的P型阱001的内部设有N型齐纳区061，在位于左侧的N型阱002内设有与最左侧的P+型触发区051相接且与P+型阳极01以及N+型阳极02均相离的N型齐纳区061，在位于右侧的N型阱002内设有与最右侧的P+型触发区051相接且与P+型阴极11以及N+型阴极12均相离的N型齐纳区061。
实施例2的工作原理为：当外界ESD信号进入该器件后，会率先将位于最右侧的P+型触发区051与N型齐纳区061击穿，在P型阱001中，电流会散开，从而相比于现有技术的器件形成更好的电流分布。当器件被开启后进入维持状态后，由于P+型触发区051会阻挡表面电子，N型齐纳区061会阻挡表面空穴，因此器件表面没有电流，电流会被推至P+型触发区051与N型齐纳区061组成的阻挡层下方通过。相比于现有技术的器件，实施例2中的电流分布更深，能够缓解横向器件阳极的电流集中，提高电流能力。同时，由于电流路径更长，器件的维持电压也会大大增加。在电容方面，由于阴阳极之间的主要寄生电容仍为N型阱002与P型衬底111构成的势垒电容，因此其电容参数不会弱于传统器件。
综上，本发明提出一种低电容高维持电压双向SCR器件，该器件能够在较大程度上同时提升SCR器件的双向维持电压并实现低电容。通过N/P结构对维持电流中的电子与空穴成分同时进行阻挡从而增加电流路径长度，从而提升维持电压。通过高电阻率的N型衬底000或者P型衬底111与低掺杂的P型阱001或者N型阱002配合实现电容降低。基于本发明结构的器件能够至少同时实现低寄生电容与不错的IPP，同时具有抗闩锁能力，是一种兼顾抗闩锁性能与低电容的TVS结构。
本发明提出的结构除了上述实施例外还可由各种其他工艺或衬底实现，甚至部分关键技术还能够移植到MOS器件、双极器件中以优化性能，因此采用本发明的构思实现的ESD相关内置结构应均在本发明保护范围之内。
Claims (8)
1.一种具有高维持电压的低电容双向SCR瞬态抑制器件，包括N型衬底（000），在N型衬底（000）上设有场氧化层（05），在N型衬底（000）的内部左右两侧设有P型阱（001）并在左右两侧P型阱（001）之间设有N型阱（002），在位于左侧的P型阱（001）的内部设有P+型阳极（01）与N+型阳极（02），P+型阳极（01）与N+型阳极（02）的相邻侧面相切，在对应P+型阳极（01）与N+型阳极（02）位置的场氧化层（05）的上方设有阳极金属（071），阳极金属（071）通过设置于场氧化层（05）内的接触柱与P+型阳极（01）以及N+型阳极（02）相接，在位于右侧的P型阱（001）的内部设有P+型阴极（11）与N+型阴极（12），P+型阴极（11）与N+型阴极（12）的相邻侧面相切，在对应P+型阴极（11）与N+型阴极（12）位置的场氧化层（05）的上方设有阴极金属（072），阴极金属（072）通过设置于场氧化层（05）内的接触柱分别与P+型阴极（11）以及N+型阴极（12）相接；
其特征是：在P型阱（001）与N型阱（002）的交界处设有N+型触发区（041），在N型阱（002）内至少设有一处N+型触发区（041），在对应相邻的N+型触发区（041）之间的N型阱（002）的内部设有P型齐纳区（031），在位于左侧的P型阱（001）内设有与最左侧的N+型触发区（041）相接且与P+型阳极（01）以及N+型阳极（02）均相离的P型齐纳区（031），在位于右侧的P型阱（001）内设有与最右侧的N+型触发区（041）相接且与P+型阴极（11）以及N+型阴极（12）均相离的P型齐纳区（031）。
2.如权利要求1所述的具有高维持电压的低电容双向SCR瞬态抑制器件，其特征是：所述P+型阳极（01）位于N+型阳极（02）的左侧且P+型阳极（01）的右侧面与N+型阳极（02）的左侧面相切。
3.如权利要求1所述的具有高维持电压的低电容双向SCR瞬态抑制器件，其特征是：所述P+型阴极（11）位于N+型阴极（12）的右侧且P+型阴极（11）的左侧面与N+型阴极（12）的右侧面相切。
4.如权利要求1所述的具有高维持电压的低电容双向SCR瞬态抑制器件，其特征是：所述N型衬底（000）的电阻率为15-1000 Ohm·cm。
5.一种具有高维持电压的低电容双向SCR瞬态抑制器件，包括P型衬底（111），在P型衬底（111）上设有场氧化层（05），在P型衬底（111）的内部左右两侧设有N型阱（002）并在左右两侧N型阱（002）之间设有P型阱（001），在位于左侧的N型阱（002）的内部设有P+型阳极（01）与N+型阳极（02），P+型阳极（01）与N+型阳极（02）的相邻侧面相切，在对应P+型阳极（01）与N+型阳极（02）位置的场氧化层（05）的上方设有阳极金属（071），阳极金属（071）通过设置于场氧化层（05）内的接触柱分别与P+型阳极（01）以及N+型阳极（02）相接，在位于右侧的N型阱（002）的内部设有P+型阴极（11）与N+型阴极（12），P+型阴极（11）与N+型阴极（12）的相邻侧面相切，在对应P+型阴极（11）与N+型阴极（12）位置的场氧化层（05）的上方设有阴极金属（072），阴极金属（072）通过设置于场氧化层（05）内的接触柱分别与P+型阴极（11）以及N+型阴极（12）相接；
其特征是：在P型阱（001）与N型阱（002）的交界处设有P+型触发区（051），在P型阱（001）内至少设有一处P+型触发区（051），在对应相邻的P+型触发区（051）之间的P型阱（001）的内部设有N型齐纳区（061），在位于左侧的N型阱（002）内设有与最左侧的P+型触发区（051）相接且与P+型阳极（01）以及N+型阳极（02）均相离的N型齐纳区（061），在位于右侧的N型阱（002）内设有与最右侧的P+型触发区（051）相接且与P+型阴极（11）以及N+型阴极（12）均相离的N型齐纳区（061）。
6.如权利要求5所述的具有高维持电压的低电容双向SCR瞬态抑制器件，其特征是：所述P+型阳极（01）位于N+型阳极（02）的右侧且P+型阳极（01）的左侧面与N+型阳极（02）的右侧面相切。
7.如权利要求5所述的具有高维持电压的低电容双向SCR瞬态抑制器件，其特征是：所述P+型阴极（11）位于N+型阴极（12）的左侧且P+型阴极（11）的右侧面与N+型阴极（12）的左侧面相切。
8.如权利要求5所述的具有高维持电压的低电容双向SCR瞬态抑制器件，其特征是：所述P型衬底（111）的电阻率为15-1000 Ohm·cm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310371412.5A CN116093153B (zh) | 2023-04-10 | 2023-04-10 | 具有高维持电压的低电容双向scr瞬态抑制器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310371412.5A CN116093153B (zh) | 2023-04-10 | 2023-04-10 | 具有高维持电压的低电容双向scr瞬态抑制器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116093153A CN116093153A (zh) | 2023-05-09 |
| CN116093153B true CN116093153B (zh) | 2023-07-21 |
Family
ID=86206798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310371412.5A Active CN116093153B (zh) | 2023-04-10 | 2023-04-10 | 具有高维持电压的低电容双向scr瞬态抑制器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116093153B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200905860A (en) * | 2007-07-31 | 2009-02-01 | Amazing Microelectroing Corp | Symmetric type bi-directional silicon control rectifier |
| CN102034858A (zh) * | 2010-10-28 | 2011-04-27 | 浙江大学 | 一种用于射频集成电路静电放电防护的双向可控硅 |
| CN109698195A (zh) * | 2018-12-28 | 2019-04-30 | 江南大学 | 一种小回滞双向瞬态电压抑制器及其应用 |
| CN214848632U (zh) * | 2021-07-08 | 2021-11-23 | 湖南静芯微电子技术有限公司 | 低触发高维持电压的双向可控硅静电防护器件 |
-
2023
- 2023-04-10 CN CN202310371412.5A patent/CN116093153B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200905860A (en) * | 2007-07-31 | 2009-02-01 | Amazing Microelectroing Corp | Symmetric type bi-directional silicon control rectifier |
| CN102034858A (zh) * | 2010-10-28 | 2011-04-27 | 浙江大学 | 一种用于射频集成电路静电放电防护的双向可控硅 |
| CN109698195A (zh) * | 2018-12-28 | 2019-04-30 | 江南大学 | 一种小回滞双向瞬态电压抑制器及其应用 |
| CN214848632U (zh) * | 2021-07-08 | 2021-11-23 | 湖南静芯微电子技术有限公司 | 低触发高维持电压的双向可控硅静电防护器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116093153A (zh) | 2023-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9461031B1 (en) | Latch-up free vertical TVS diode array structure using trench isolation | |
| US8455315B2 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch | |
| US8461644B2 (en) | Latch-up free vertical TVS diode array structure using trench isolation | |
| US6498357B2 (en) | Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process | |
| US8841727B1 (en) | Circuit with electrostatic discharge protection | |
| US8492834B2 (en) | Electrostatic discharge protection device and applications thereof | |
| US10396199B2 (en) | Electrostatic discharge device | |
| EP3107122B1 (en) | An electrostatic discharge protection device | |
| KR20090020528A (ko) | 반도체 디바이스 | |
| CN109698195B (zh) | 一种小回滞双向瞬态电压抑制器及其应用 | |
| US8859361B1 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch | |
| US8421153B2 (en) | Semiconductor device | |
| KR20070061264A (ko) | 3중-웰 저전압 트리거 ｅｓｄ 보호 소자 | |
| US8324688B2 (en) | Electrostatic discharge protection device for high voltage operation | |
| CN116093153B (zh) | 具有高维持电压的低电容双向scr瞬态抑制器件 | |
| CN105428353B (zh) | 一种具有类鳍式ldmos结构的高压esd保护器件 | |
| US6855964B2 (en) | Triggering of an ESD NMOS through the use of an N-type buried layer | |
| CN111785717A (zh) | Scr静电保护结构及其形成方法 | |
| US5521413A (en) | Semiconductor device having a solid metal wiring with a contact portion for improved protection | |
| Jin et al. | A novel dual direction SCR with dummy gate structure for high voltage ESD protection | |
| KR101258993B1 (ko) | Ｅｓｄ 보호소자 | |
| Mawby et al. | Advanced junction isolation structures for power integrated circuit technology | |
| KR20110077885A (ko) | Ｅｓｄ 보호 회로 형성 방법 | |
| KR20060066388A (ko) | 정전기 보호 소자 | |
| KR19980028916A (ko) | 정전기 보호 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |