CN116092920A - 半导体结构及其制作方法 - Google Patents

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CN116092920A CN202111304289.2A CN202111304289A CN116092920A CN 116092920 A CN116092920 A CN 116092920A CN 202111304289 A CN202111304289 A CN 202111304289A CN 116092920 A CN116092920 A CN 116092920A
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武羽
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Abstract

本申请涉及一种半导体结构及其制作方法。其中，半导体结构的制作方法包括：提供基底；于基底上形成间隔设置的第一图形化掩膜层以及第二图形化掩膜层，第一图形化掩膜层与第二图形化掩膜层在相同的刻蚀条件下具有不同的刻蚀速率；基于第一图形化掩膜层以及第二图形化掩膜层，刻蚀基底。本申请可以有效提高基底内形成的沟槽的关键尺寸的均匀性。

Description

半导体结构及其制作方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制作方法。
背景技术
倍距工艺流程(Pitch doubling Process Flow)是一种已知用来微缩关键尺寸的手法。该工艺方法中，首先在基底上形成掩膜材料层以及图形化光阻，然后在图形化光阻两侧形成侧墙。然后去除图形化光阻，且以侧墙作为掩膜而刻蚀掩膜材料层，从而形成图形化掩膜层。之后，基于该图形化掩膜层刻蚀基底而形成沟槽。
上述方法可以有效降低光刻设备需求,降低机台购买成本。但是，在该工艺过程中，由于光刻、刻蚀、薄膜等工艺会有交叉的误差，会导致最后形成的各个沟槽的关键尺寸不均匀。
发明内容
基于此，本申请实施例提供一种半导体结构及其制作方法。
一种半导体结构的制作方法，包括：
提供基底；
于所述基底上形成间隔设置的第一图形化掩膜层以及第二图形化掩膜层，所述第一图形化掩膜层与所述第二图形化掩膜层在相同的刻蚀条件下具有不同的刻蚀速率；
基于所述第一图形化掩膜层以及所述第二图形化掩膜层，刻蚀所述基底。
在其中一个实施例中，所述于所述基底上形成间隔设置的第一图形化掩膜层以及第二图形化掩膜层，包括：
于所述基底上形成图形化的中间掩膜层；
于所述中间掩膜层的侧壁形成所述第一图形化掩膜层；
对所述中间掩膜层进行图形化处理，形成所述第二图形化掩膜层。
在其中一个实施例中，所述于所述基底上形成图形化的中间掩膜层，包括：
于所述基底上形成中间掩膜材料层；
对所述中间掩膜材料层进行图形化处理，形成所述中间掩膜层。
在其中一个实施例中，所述对所述中间掩膜材料层进行图形化处理，形成所述中间掩膜层，包括：
于所述中间掩膜材料层上形成第一图形化光阻；
基于所述第一图形化光阻，刻蚀所述中间掩膜材料层，剩余的所述中间掩膜材料层构成所述中间掩膜层。
在其中一个实施例中，所述于所述中间掩膜材料层上形成第一图形化光阻之前，还包括：
清洗所述中间掩膜材料层表面。
在其中一个实施例中，所述基于所述第一图形化光阻，刻蚀所述中间掩膜材料层之后，还包括：
去除所述第一图形化光阻。
在其中一个实施例中，
所述对所述中间掩膜层进行图形化处理，形成所述第二图形化掩膜层之前，包括：
于所述中间掩膜层上形成图形化的牺牲掩膜层；
所述对所述中间掩膜层进行图形化处理，形成所述第二图形化掩膜层，包括：
基于所述牺牲掩膜层，刻蚀所述中间掩膜层，剩余的中间掩膜层构成所述第二图形化掩膜层。
在其中一个实施例中，
所述于所述中间掩膜层的侧壁形成所述第一图形化掩膜层包括：
于所述中间掩膜层上形成第二图形化光阻；
形成第一掩膜材料层，所述第一掩膜材料层覆盖所述第二图形化光阻、所述中间掩膜层以及所述基底；
去除位于所述第二图形化光阻顶面、所述中间掩膜层顶面以及所述基底顶面的所述第一掩膜材料层，剩余的位于所述中间掩膜层的侧壁的所述第一掩膜材料层构成第一图形化掩膜层，剩余的位于所述第二图形化光阻的侧壁的所述第一掩膜材料层构成所述牺牲掩膜层。
在其中一个实施例中，所述于所述中间掩膜层上形成第二图形化光阻之前，还包括：
清洗所述中间掩膜层表面。
在其中一个实施例中，所述去除位于所述第二图形化光阻顶面、所述中间掩膜层顶面以及所述基底顶面的所述第一掩膜材料层之后，还包括：
清洗所述去除位于所述第二图形化光阻顶面、所述中间掩膜层顶面以及所述基底顶面残余的所述第一掩膜材料层；
去除所述第二图形化光阻。
在其中一个实施例中，所述第二图形化掩膜层包括多个第二掩膜结构，所述第一图形化掩膜层包括位于所述多个第二掩膜结构两侧的第一掩膜结构；
所述基于所述第二图形化掩膜层以及所述第一图形化掩膜层，刻蚀所述基底之前，还包括：
测量相邻的所述第一掩膜结构与所述第二掩膜结构之间的距离作为第一尺寸，以及相邻的所述第二掩膜结构之间的距离作为第二尺寸；
根据所述第一尺寸与所述第二尺寸的关系，确定对所述基底刻蚀的刻蚀条件。
在其中一个实施例中，
当所述第一尺寸大于所述第二尺寸时，在对所述基底刻蚀的刻蚀条件下，所述第一图形化掩膜层的刻蚀速率小于所述第二图形化掩膜层的刻蚀速率。
在其中一个实施例中，
当所述第一尺寸小于所述第二尺寸时，在对所述基底刻蚀的刻蚀条件下，所述第一图形化掩膜层的刻蚀速率大于所述第二图形化掩膜层的刻蚀速率。
在其中一个实施例中，所述基于所述第一图形化掩膜层以及所述第二图形化掩膜层，刻蚀所述基底之后，还包括：
去除所述第一图形化掩膜层以及所述第二图形化掩膜层。
一种半导体结构，通过上述任一项所述的方法制备。
上述半导体结构及其制作方法，通过在所述基底上形成具有不同的刻蚀速率的第一图形化掩膜层以及第二图形化掩膜层，从而使得第一图形化结构与第二图形化结构的在刻蚀过程中具有不同內缩速率，进而调节相邻的掩膜图形结构之间的间距。因此，本申请可以使得最终形成在基底的沟槽具有较为均匀的关键尺寸。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制作方法的流程图；
图2-图11为一实施例中提供的半导体结构的制作过程中的结构示意图；
图12-图13，为另一实施例中提供的半导体结构的制作过程中的结构示意图。
附图标记说明：100-基底，200-第一图形化掩膜层，201-第一掩膜材料层，300-第二图形化掩膜层，301-中间掩膜层，3011-中间掩膜材料层，400-第一图形化光阻，401-第一光刻胶层，500-牺牲掩膜层，600-第二图形化光阻，601-第二光刻胶层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
诚如背景技术所言，倍距工艺流程(Pitch doubling Process Flow)是一种已知用来微缩关键尺寸的手法。该工艺方法具体包括：
步骤S10，在基底上形成掩膜材料层以及光阻层；
步骤S20，对光阻层进行图形化处理，形成图形化光阻；
步骤S30，于基底以及图形化光阻上沉积氧化物材料层或者氮化物材料层。
步骤S40，去除基底表面以及图形化光阻顶面的氧化物材料层或者氮化物材料层，保留于侧壁的氧化物材料层或者氮化物材料层构成图形化光阻的侧墙。
步骤S50，去除图形化光阻；
步骤S60，以侧墙作为掩膜而刻蚀掩膜材料层，从而形成图形化掩膜层；
步骤S70，去除侧墙掩膜；
步骤S80，基于图形化掩膜层，刻蚀基底而形成沟槽。
利用该方法在基底内形成沟槽时，由于光刻、刻蚀、薄膜等工艺会有交叉的误差，会导致最后形成的各个沟槽的关键尺寸不均匀。
基于此，本申请实施例提出了一种能够改善各个沟槽的关键尺寸均匀性的半导体结构及其制作方法。
在一个实施例中，请参阅图1，一种半导体结构的制作方法，包括如下步骤：
步骤S100，提供基底，基底包括基底100；
步骤S200，于基底100上形成间隔设置的第一图形化掩膜层200以及第二图形化掩膜层300，第一图形化掩膜层200与第二图形化掩膜层300在相同的刻蚀条件下具有不同的刻蚀速率，请参阅图10；
步骤S300，基于第一图形化掩膜层200以及第二图形化掩膜层300，刻蚀基底100，请参阅图11。
在步骤S100中，基底可以包括半导体衬底，如硅衬底等。半导体衬底本身可以作为基底100。或者基底可以包括半导体衬底(未图示)以及形成于半导体衬底上的功能膜层。
在步骤S200中，第一图形化掩膜层200以及第二图形化掩膜层300均形成在基底100上，从而共同作为刻蚀基底100的掩膜。具体地，第一图形化掩膜层200可以包括多个第一图形化结构210，第二图形化掩膜层300可以包括多个第二图形化结构310。多个第一图形化结构210与多个第二图形化结构310均作为刻蚀基底100的掩膜图形结构。
第一图形化掩膜层200以及第二图形化掩膜层300可以在不同的工艺过程中形成，也可以同时形成，这里对此并没有限制。
在步骤S200中，在实际工艺过程中，在对基底100进行刻蚀的过程中，第一图形化掩膜层200的第一图形化结构210与第二图形化掩膜层300的第二图形化结构310同时也会被部分刻蚀而內缩变细。而第一图形化掩膜层200与第二图形化掩膜层300在相同的刻蚀条件下具有不同的刻蚀速率，从而使得第一图形化结构210与第二图形化结构310內缩的速率不同。
同时，基底100内形成的沟槽是基于第一图形化结构210与第二图形化结构310刻蚀形成的。第一图形化结构210与第二图形化结构310均作为刻蚀基底100的掩膜图形结构。
因此，第一图形化结构210与第二图形化结构310的尺寸会影响相邻掩膜图形结构之间的间距，进而影响基底100内形成的沟槽的尺寸。
因此，在本实施例中，可以通过第一图形化结构210与第二图形化结构310的不同內缩速率，调节相邻的掩膜图形结构之间的间距，从而使得最终形成在基底100的沟槽具有较为均匀的关键尺寸。
在一个实施例中，请参阅图10或图12，第二图形化掩膜层300包括多个第二掩膜结构310，第一图形化掩膜层200包括位于多个第二掩膜结构310两侧的第一掩膜结构210。
这里的“多个”可以为两个或者两个以上。
步骤S300之前，还包括：
步骤S310，测量相邻的第一掩膜结构210与第二掩膜结构310之间的距离作为第一尺寸CD1，以及相邻的第二掩膜结构310之间的距离作为第二尺寸CD2；
步骤S320，根据CD1与CD2的关系，确定对基底100刻蚀的刻蚀条件。
在步骤S310中，可以通过量测机台，测量其中一个第一掩膜结构210与与其相邻的第二掩膜结构310之间的距离，以作为CD1。当然，也可以将各个相邻的第一掩膜结构210与与其相邻的第二掩膜结构310之间的距离都测量，然后取其均值等作为CD1。
同时，通过量测机台，测量相邻两个第二掩膜结构310之间的距离，以作为CD2。当然，也可以将各个相邻的两个第二掩膜结构310之间的距离都测量，然后取其均值等作为CD2。
在步骤S320中，具体可以根据CD1与CD2之间的大小关系进行比较，从而确定对基底100刻蚀的刻蚀条件。
作为示例，可以对基底100进行干法刻蚀。刻蚀条件可以包括刻蚀气体成分。同时，刻蚀条件还可以包括腔体压力、刻蚀功率、气体流速、温度等。
在一个实施例中，请参阅图12以及图13，当CD1大于CD2时，在对基底100刻蚀的刻蚀条件下，第一图形化掩膜层200的刻蚀速率小于第二图形化掩膜层300的刻蚀速率。
此时，第二掩膜结构310的內缩缩率大于第一掩膜结构210的內缩缩率，从而使得CD2扩张速率大于CD1的扩张速率，从而可以使得最终形成的CD1与CD2相等。
因此，本实施例可以使得最终形成在基底100的沟槽具有较为均匀的关键尺寸。
在一个实施例中，请参阅图10以及图11，当CD1小于CD2时，在对基底100刻蚀的刻蚀条件下，第一图形化掩膜层200的刻蚀速率大于第二图形化掩膜层300的刻蚀速率。
此时，在刻蚀过程中，第一掩膜结构210的內缩缩率大于第二掩膜结构310的內缩缩率，从而使得CD1扩张速率大于CD2的扩张速率，从而可以使得最终形成的CD1与CD2相等。
因此，本实施例可以使得最终形成在基底100的沟槽具有较为均匀的关键尺寸。
在一个实施例中，步骤S200包括：
步骤S210，于基底100上形成图形化的中间掩膜层301，请参阅图3；
步骤S220，于中间掩膜层301的侧壁形成第一图形化掩膜层200，请参阅图8；
步骤S230，对中间掩膜层301进行图形化处理，形成第二图形化掩膜层300，请参阅图10。
在步骤S210中，中间掩膜层301为图形化膜层。中间掩膜层301的材料可以为SiBN或SiCON等硬掩模材料。
在步骤S220中，第一图形化掩膜层200的材料可以为氧化物或者氮化物等。第一图形化掩膜层200的材料与中间掩膜层301的材料不同，从而使得第一图形化掩膜层200的材料与中间掩膜层301形成的第二图形化掩膜层300的材料不同，从而可以使得二者在相同的刻蚀条件下具有不同的刻蚀速率。
在步骤S230中，第二图形化掩膜层300为对中间掩膜层301进行图形化处理后形成的图形化膜层，具有比中间掩膜层301更加精细的尺寸。
作为示例，第二图形化掩膜层300的粗细尺寸可以与第一图形化掩膜层200的粗细尺寸相等或者相当。
在本实施例中，通过图形化的中间掩膜层301的制作，进而便于第一图形化掩膜层200与第二图形化掩膜层300的形成。
在一个实施例中，步骤S210包括：
步骤S211，于基底100上形成中间掩膜材料层3011，请参阅图2；
步骤S212，对中间掩膜材料层3011进行图形化处理，形成中间掩膜层301，请参阅图4。
在步骤S211中，具体可以于基底100表面沉积中间掩膜材料层3011，而覆盖基底100。
在步骤S212中，作为示例，可以通过光刻工艺，对中间掩膜材料层3011进行图形化处理。具体地，其可以包括：
步骤S2121，于中间掩膜材料层3011上形成第一图形化光阻400，请参阅图3；
步骤S2122，基于第一图形化光阻400，刻蚀中间掩膜材料层3011，剩余的中间掩膜材料层3011构成中间掩膜层301，请参阅图4。
在步骤S2121中，具体可以使用旋涂法在掩膜材料层3011表面涂敷第一光刻胶层401，并进行软烘培。之后，在设定的位置进行曝光，且在曝光之后进行显影，去除部分第一光刻胶层401。剩余的光刻胶材料构成第一图形化光阻400。
为了进行良好的涂胶，在本步骤之前，还可以先清洗中间掩膜材料层3011表面。
在步骤S2122中，以第一图形化光阻400为掩膜，对中间掩膜材料层3011进行刻蚀，从而形成图形化的中间掩膜层301。
作为示例，中间掩膜层301形成之后，可以去除第一图形化光阻400，以便于后续工艺步骤的进行。
在一个实施例中，步骤S230之前，还包括：
于中间掩膜层301上形成图形化的牺牲掩膜层500，请参阅图9。
步骤S230包括：基于牺牲掩膜层500，刻蚀中间掩膜层301，剩余的中间掩膜层301构成第二图形化掩膜层300，请参阅图10。
在本实施例中，形成牺牲掩膜层500作为中间掩膜层301的刻蚀掩膜，进而可以对中间掩膜层301进行有效刻蚀。
在一个实施例中，步骤S220包括：
步骤S221，于中间掩膜层301上形成第二图形化光阻600，请参阅图6；
步骤S222，形成第一掩膜材料层201，第一掩膜材料层201覆盖第二图形化光阻600、中间掩膜层301以及基底100，请参阅图7；
步骤S223，去除位于第二图形化光阻600顶面、中间掩膜层301顶面以及基底100顶面的第一掩膜材料层201，剩余的位于中间掩膜层的侧壁的第一掩膜材料层201构成第一图形化掩膜层200，剩余的位于第二图形化光阻600的侧壁的第一掩膜材料层201构成牺牲掩膜层500，请参阅图8。
在步骤S221中，可以使用旋涂法在形成有中间掩膜层301以及基底上涂敷第二光刻胶层601。然后对第二光刻胶层601进行曝光、显影等，从而形成第二图形化光阻600。
为了保证良好的旋涂质量，本步骤之前，可以对中间掩膜层301表面进行清洗以及烘干。
在步骤S222中，可以在第二图形化光阻600表面、中间掩膜层301表面以及基底100表面沉积氧化物或者氮化物等作为第一掩膜材料层201。
在步骤S223中，可以通过各向异性的干法刻蚀，去除位于第二图形化光阻600顶面、中间掩膜层301顶面以及基底100顶面的第一掩膜材料层201，而保留位于中间掩膜层侧壁以及位于第二图形化光阻600侧壁的第一掩膜材料层201。
其中，位于中间掩膜层的侧壁第一图形化掩膜层200以及位于第二图形化光阻600的侧壁的牺牲掩膜层500的厚度可以使用线宽测量机台监控。
在本实施例中，通过第二图形化光阻600的形成，从而使得牺牲掩膜层500与第一图形化掩膜层200可以同步形成，从而便于控制第一图形化掩膜层200与第二图形化掩膜层300之间的间距。
在一个实施例中，步骤S222之后，还包括：
步骤S223，清洗去除位于第二图形化光阻600顶面、中间掩膜层301顶面以及基底100顶面残余的第一掩膜材料层201。
步骤S224，去除所述第二图形化光阻600，请参阅图9。
此时，可以基于由第一掩膜材料层201而形成的牺牲掩膜层500，对中间掩膜层301进行良好的图形化处理，而形成第二图形化掩膜层300。
当然，在其他实施例中，牺牲掩膜层500与第一图形化掩膜层200也可以在不同的工艺步骤中分别形成。这里对此并没有限制。
例如，也可以先形成第一图形化掩膜层200，再形成牺牲掩膜层500。具体地，在步骤S220也可以包括：
首先于中间掩膜层301表面以及基底100表面沉积形成第一掩膜材料层201。然后通过各向异性的干法刻蚀，去除位于中间掩膜层301顶面以及基底100顶面的第一掩膜材料层201，从而在中间掩膜层301侧壁形成第一图形化掩膜层200。
之后，可以在中间掩膜层301上形成第二图形化光阻600。然后，通过掩膜版遮挡，而在中间掩膜层301表面与第二图形化光阻600表面沉积形成牺牲掩膜材料层。之后通过各向异性的干法刻蚀，去除位于中间掩膜层301顶面以及第二图形化光阻600顶面的牺牲掩膜材料层。而剩余在第二图形化光阻600侧壁的牺牲掩膜材料层构成牺牲掩膜层500。
或者，在其他实施例中，也可以不形成中间掩膜层301。
例如，可以直接在基底100上形成第一图形化光阻400。然后，在第一图形化光阻400表面以及基底100表面形成第一掩膜材料层201。然后通过各向异性的干法刻蚀，去除位于第一图形化光阻400顶面以及基底100顶面的第一掩膜材料层201，从而在第一图形化光阻400侧壁形成第一图形化掩膜层200。
之后去除第一图形化光阻400。然后，在第一图形化掩膜层200的两个第一掩膜结构210之间，形成第二图形化光阻600。然后，通过掩膜版遮挡，而在第二图形化光阻600表面及其附近的部分基底100表面(或者在第二图形化光阻600表面)形成第二掩膜材料层。
之后通过各向异性的干法刻蚀，去除位于第二图形化光阻600顶面以及基底100顶面的以及第二图形化光阻600顶面(或者去除位于第二图形化光阻600顶面)的第二掩膜材料层。而剩余在第二图形化光阻600侧壁的第二掩膜材料层构成第二图形化掩膜层300。
在一个实施例中，步骤S300之后，还包括：
去除第一图形化掩膜层200以及第二图形化掩膜层300。
去除第一图形化掩膜层200以及第二图形化掩膜层300之后，可以于形成有沟槽的基底300上继续进行其他工艺步骤。
在一个实施例中，还提供一种半导体结构，通过上述任一项方法制备而成。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“一个实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底；
于所述基底上形成间隔设置的第一图形化掩膜层以及第二图形化掩膜层，所述第一图形化掩膜层与所述第二图形化掩膜层在相同的刻蚀条件下具有不同的刻蚀速率；
基于所述第一图形化掩膜层以及所述第二图形化掩膜层，刻蚀所述基底。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述于所述基底上形成间隔设置的第一图形化掩膜层以及第二图形化掩膜层，包括：
于所述基底上形成图形化的中间掩膜层；
于所述中间掩膜层的侧壁形成所述第一图形化掩膜层；
对所述中间掩膜层进行图形化处理，形成所述第二图形化掩膜层。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述于所述基底上形成图形化的中间掩膜层，包括：
于所述基底上形成中间掩膜材料层；
对所述中间掩膜材料层进行图形化处理，形成所述中间掩膜层。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述对所述中间掩膜材料层进行图形化处理，形成所述中间掩膜层，包括：
于所述中间掩膜材料层上形成第一图形化光阻；
基于所述第一图形化光阻，刻蚀所述中间掩膜材料层，剩余的所述中间掩膜材料层构成所述中间掩膜层。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述于所述中间掩膜材料层上形成第一图形化光阻之前，还包括：
清洗所述中间掩膜材料层表面。
6.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述基于所述第一图形化光阻，刻蚀所述中间掩膜材料层之后，还包括：
去除所述第一图形化光阻。
7.根据权利要求2所述的半导体结构的制作方法，其特征在于，
所述对所述中间掩膜层进行图形化处理，形成所述第二图形化掩膜层之前，包括：
于所述中间掩膜层上形成图形化的牺牲掩膜层；
所述对所述中间掩膜层进行图形化处理，形成所述第二图形化掩膜层，包括：
基于所述牺牲掩膜层，刻蚀所述中间掩膜层，剩余的中间掩膜层构成所述第二图形化掩膜层。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，
所述于所述中间掩膜层的侧壁形成所述第一图形化掩膜层包括：
于所述中间掩膜层上形成第二图形化光阻；
形成第一掩膜材料层，所述第一掩膜材料层覆盖所述第二图形化光阻、所述中间掩膜层以及所述基底；
去除位于所述第二图形化光阻顶面、所述中间掩膜层顶面以及所述基底顶面的所述第一掩膜材料层，剩余的位于所述中间掩膜层的侧壁的所述第一掩膜材料层构成第一图形化掩膜层，剩余的位于所述第二图形化光阻的侧壁的所述第一掩膜材料层构成所述牺牲掩膜层。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述于所述中间掩膜层上形成第二图形化光阻之前，还包括：
清洗所述中间掩膜层表面。
10.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述去除位于所述第二图形化光阻顶面、所述中间掩膜层顶面以及所述基底顶面的所述第一掩膜材料层之后，还包括：
清洗所述去除位于所述第二图形化光阻顶面、所述中间掩膜层顶面以及所述基底顶面残余的所述第一掩膜材料层；
去除所述第二图形化光阻。
11.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二图形化掩膜层包括多个第二掩膜结构，所述第一图形化掩膜层包括位于所述多个第二掩膜结构两侧的第一掩膜结构；
所述基于所述第二图形化掩膜层以及所述第一图形化掩膜层，刻蚀所述基底之前，还包括：
测量相邻的所述第一掩膜结构与所述第二掩膜结构之间的距离作为第一尺寸，以及相邻的所述第二掩膜结构之间的距离作为第二尺寸；
根据所述第一尺寸与所述第二尺寸的关系，确定对所述基底刻蚀的刻蚀条件。
12.根据权利要求11任一项所述的半导体结构的制作方法，其特征在于，
当所述第一尺寸大于所述第二尺寸时，在对所述基底刻蚀的刻蚀条件下，所述第一图形化掩膜层的刻蚀速率小于所述第二图形化掩膜层的刻蚀速率。
13.根据权利要求11任一项所述的半导体结构的制作方法，其特征在于，
当所述第一尺寸小于所述第二尺寸时，在对所述基底刻蚀的刻蚀条件下，所述第一图形化掩膜层的刻蚀速率大于所述第二图形化掩膜层的刻蚀速率。
14.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述基于所述第一图形化掩膜层以及所述第二图形化掩膜层，刻蚀所述基底之后，还包括：
去除所述第一图形化掩膜层以及所述第二图形化掩膜层。
15.一种半导体结构，其特征在于，通过权利要求1-14任一项所述的方法制备。
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