CN116092401A - 电致发光显示设备 - Google Patents

Abstract

本公开内容涉及电致发光显示设备及电致发光显示设备的显示缺陷处理方法。在一个实施例中，电致发光显示设备包括：像素，连接至检测线；面板驱动电路，被配置成在检测间隔中截止驱动包括在像素中的驱动元件；参考电压生成电路，被配置成在检测间隔之前向检测线提供检测参考电压，在检测间隔中生成高于检测参考电压的第一比较器参考电压，并且在检测间隔中生成低于检测参考电压的第二比较器参考电压；比较器，被配置成在检测间隔的第一时序处将第一比较器参考电压与检测线的电压进行比较以生成第一比较输出，以及在检测间隔的第二时序处将第二比较器参考电压与检测线的电压进行比较以生成第二比较输出；以及逻辑电路，被配置成基于在检测间隔中得到的第一比较输出和第二比较输出确定所述像素是否出现缺陷。

Description

电致发光显示设备

相关申请的交叉引用

本申请要求于2021年9月28日提交的韩国专利申请第 10-2021-0127998号和于2022年9月13日提交的韩国专利申请第 10-2022-0114952号的权益，其在此通过引用并入，如同在本文中完全阐 述的那样。

技术领域

本公开内容涉及电致发光显示设备及其显示缺陷处理方法。

背景技术

电致发光显示设备基于发光层的材料而被分为无机发光显示设备和 电致发光显示设备。电致发光显示设备的每个子像素包括自发光的发光装 置，并且基于图像数据的灰度级利用数据电压对从发光装置发射的光量进 行控制以调节亮度。

当子像素随着驱动时间的流逝而退化时，可能由于子像素短路而出现 热斑缺陷。被识别为热斑的有缺陷的子像素使用户的可见度降低，从而降 低显示质量。

发明内容

为了克服现有技术的上述问题，本公开内容可以提供电致发光显示设 备，其对由子像素短路引起的热斑缺陷进行检测和补偿以提高显示质量。

此外，本公开内容可以提供一种电致发光显示设备，这使用于对由子 像素短路引起的热斑缺陷进行检测和补偿的电路单元最小化，从而降低制 造成本并增加产品的寿命和可靠性。

为了实现这些目的和其他优点并且根据本公开内容的目的，如本文所 体现和广泛描述的，一种电致发光显示设备，包括：像素，所述像素连接 至检测线；面板驱动电路，面板驱动电路，所述面板驱动电路被配置成在 检测间隔中截止驱动包括在像素中的驱动元件；参考电压生成电路，所述 参考电压生成电路被配置成在检测间隔之前向检测线提供检测参考电压， 在检测间隔中生成高于检测参考电压的第一比较器参考电压，并且在检测间隔中生成低于检测参考电压的第二比较器参考电压；比较器，所述比较 器被配置成在检测间隔的第一时序处将第一比较器参考电压与检测线的 电压进行比较以生成第一比较输出，以及在检测间隔的第二时序处将第二 比较器参考电压与检测线的电压进行比较以生成第二比较输出；以及逻辑 电路，所述逻辑电路被配置成基于在检测间隔中得到的第一比较输出和第 二比较输出确定所述像素是否出现缺陷。

在本公开内容的另一方面中，一种包括与检测线连接的像素的电致发 光显示设备的显示缺陷处理方法，所述显示缺陷处理方法包括：在检测间 隔中向像素提供具有导通电平的扫描信号和具有截止电平的检测数据电 压，以将包括在像素中的每个驱动元件截止驱动；顺序地生成第一参考电 压和第二参考电压，在检测间隔的第一时序处向检测线提供第一参考电 压，以及在检测间隔的第二时序处向检测线提供第二参考电压，第二参考电压低于第一参考电压且第二时序晚于第一时序；在第一时序处将第一比 较器参考电压与检测线的电压进行比较以生成第一比较输出，以及在第二 时序处将第二比较器参考电压与检测线的电压进行比较以生成第二比较 输出；以及基于第一比较输出和第二比较输出确定所述像素是否出现缺 陷。

在本公开内容的又一方面中，一种电致发光显示设备包括：像素；面 板驱动电路，面板驱动电路与像素连接并被配置成在检测间隔中向像素提 供具有导通电平的扫描信号和具有截止电平的检测数据电压；比较器，比 较器包括接收参考电压的第一输入端和与检测线连接的第二输入端，并且 被配置成在检测间隔的第一时序处和第二时序处分别生成第一比较输出 和第二比较输出；以及逻辑电路，逻辑电路基于第一比较输出和第二比较输出确定像素是否出现缺陷；其中，参考电压被设置为：在第一时序处高 于检测参考电压的第一比较器参考电压，并且在第二时序处低于检测参考 电压的第二比较器参考电压；并且检测参考电压为在检测间隔之前向检测 线提供的电压。

在本公开内容的又一方面中，一种电致发光显示设备，包括：像素， 像素连接至检测线；面板驱动电路，面板驱动电路被配置成在检测间隔中 截止驱动包括在像素中的驱动元件；参考电压生成电路，参考电压生成电 路被配置成在检测间隔之前的初始化间隔中向检测线提供检测参考电压； 动态逻辑电路，包括连接在第一电平电力和低于第一电平电力的第二电平 电力之间的第一输出节点和第二输出节点，动态逻辑电路被配置成通过第 一输出节点生成第一逻辑输出，并通过第二输出节点生成第二逻辑输出， 并且第一逻辑输出和第二逻辑输出基于在检测间隔中从检测参考电压偏 移的检测线的电压而被偏移；以及逻辑电路，逻辑电路被配置成基于在检 测间隔中得到的第一逻辑输出和第二逻辑输出来确定像素中是否出现缺 陷。

附图说明

包括附图以提供对本公开内容的进一步理解并且附图被并入本申请 中并构成本申请的一部分，附图示出了本公开内容的一个或多个实施方 式，并且与说明书一起用于解释本公开内容的原理。在附图中：

图1是示出根据本公开内容的实施方式的电致发光显示设备的框图；

图2是示出根据本公开内容的实施方式的像素的连接配置的图；

图3是示出根据本公开内容的实施方式的像素中的各种缺陷类型的 图；

图4是示出根据本公开内容的实施方式的像素与缺陷处理电路的连 接配置的图；

图5是示出根据本公开内容的实施方式的像素和缺陷处理电路的驱 动波形的图；

图6是示出基于缺陷类型的缺陷处理电路的比较器输出的图；

图7是示意性地示出将缺陷处理电路的比较器安装于控制印刷电路 板上的第一实施方式的图；

图8是详细示出根据图7的第一实施方式的连接配置的图；

图9是详细示出根据图7的第一实施方式的连接配置的驱动波形的 图；

图10A和图10B是示出根据图7的第一实施方式的显示缺陷处理方 法的图；

图11A是示出对包括有具有缺陷的目标像素的第N个水平显示线进 行检测的示例的图；

图11B和图11C是示出对与第N个水平显示线中的目标像素连接的 第M个源极驱动集成电路进行检测的示例的图；

图11D是示出对在与第M个源极驱动集成电路连接的参考电压线中 的与目标像素连接的参考电压线进行检测的示例的图；

图12是示意性地示出安装在各个源极驱动集成电路上的缺陷处理电 路的比较器的第二实施方式的图；

图13是详细示出根据图12的第二实施方式的连接配置的图；

图14是详细示出根据图12的第二实施方式的连接配置的驱动波形的 图；

图15是示出根据图12的第二实施方式的显示缺陷处理方法的图；以 及

图16是示出根据本公开内容的另一实施例的像素与检测处理电路之 间的连接配置的图；

图17是示出图16的检测处理电路中包括的像素和动态逻辑电路之间 的详细连接配置的图；

图18是示出图17的像素和检测处理电路的驱动波形的图；

图19是示出在图18的预充电间隔中执行的动态逻辑电路的预充电操 作的图；

图20是示出在图18的检测间隔中执行的动态逻辑电路的第一检测操 作的图；

图21是示出在图18的检测间隔中执行的动态逻辑电路的第二检测操 作的图；

图22是示出在图18的检测间隔中执行的动态逻辑电路的第三检测操 作的图；

图23是示出关于缺陷类型缺陷处理电路的动态逻辑电路的输出的 图；

图24是示出根据本公开另一实施例的像素和检测处理电路之间的连 接配置的图；

图25是示出图24的检测处理电路中包括的像素和动态逻辑电路之间 的详细连接配置的图；

图26是示出图25的像素和检测处理电路的驱动波形的图；

图27是示出在图26的第一初始化间隔和第一检测间隔中执行的动态 逻辑电路的输出的图；以及

图28是示出在图26的第二初始化间隔和第二检测间隔中执行的动态 逻辑电路的输出的图。

具体实施方式

在下文中，将参照附图详细描述本公开内容的示例性实施方式。在说 明书中，在为每个附图中的元件添加附图标记时，应当注意，在其他附图 中已经用于表示相似元件的相似附图标记尽可能用于元件。在以下描述 中，当确定相关已知功能或配置的详细描述不必要地使本公开内容的要点 模糊时，将省略该详细描述。

图1是示出根据本公开内容的实施方式的电致发光显示设备的框图。

参照图1，根据本公开内容的实施方式的电致发光显示设备可以包括 显示面板10、时序控制器11、数据驱动器12、栅极驱动器13和缺陷处理 电路14。数据驱动器12和栅极驱动器13可以配置成面板驱动电路。

在显示面板10中的显示输入图像的屏幕中，在列方向(或垂直方向) 上延伸的数据线DL可以与在行方向(或水平方向)上延伸的栅极线GL 交叉，并且像素PXL可以在多个交叉区域中被布置为矩阵类型以配置像 素阵列。每个数据线DL可以共同地在列方向上连接至与所述数据线DL 相邻的像素PXL，并且每个栅极线GL可以共同地在行方向上连接至与所述栅极线GL相邻的像素PXL。

每个像素PXL可以包括多个子像素。多个子像素可以配置一个像素 PXL以生成各种颜色组合。为了简化像素阵列，配置相同像素PXL的子 像素可以共享相同的检测线SIO。

当子像素随着驱动时间的流逝而退化时，可能由于子像素短路而出现 热斑缺陷。检测线SIO可用于检测相对应的像素PXL的缺陷。在像素阵 列中，检测线SIO可以布置在与数据线DL平行的列方向上，但不限于此。

时序控制器11可以从主机系统接收时序信号例如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和点时钟DCLK，以生成 用于控制面板驱动电路的操作时序的时序控制信号。时序控制信号可以包 括栅极时序控制信号GDC和数据时序控制信号DDC。

时序控制器11可以从主机系统接收视频数据DATA并且可以从缺陷 处理电路14接收缺陷补偿信号BPC。缺陷补偿信号BPC可以用于对缺陷 像素PXL进行部分或整体暗点处理。当配置一个像素PXL的至少一个子 像素有缺陷时，可以确定所述一个像素PXL是有缺陷的。部分暗点处理 可以仅将要应用于缺陷子像素的一个视频数据DATA替换成块灰度数据，而整体暗点处理可以将要应用于具有缺陷的一个像素PXL的所有视频数 据DATA替换成块灰度数据。时序控制器11可以基于缺陷补偿信号BPC 将黑色灰度数据反映在视频数据DATA中，并且可以向数据驱动器12提 供反映了黑色灰度数据的视频数据DATA。

时序控制器11可以基于时序控制信号DDC和GDC在时间上划分显 示驱动和检测驱动。显示驱动可以用于基于反映了黑色灰度数据的视频数 据DATA在屏幕上显示输入图像。检测驱动可以用于检测缺陷像素PXL 并且使所述缺陷像素PXL部分或整体变黑。

可以在一帧中的其中数据使能信号从逻辑高电平转变成逻辑低电平 的垂直有效间隔中执行显示驱动，并且可以在一帧中的除了垂直有效间隔 之外的垂直空白间隔中执行感测驱动。在垂直空白间隔中，数据使能信号 可以持续保持逻辑低电平。此外，可以在从施加系统主电力之后直至屏幕 再现开始之前的电力导通间隔中执行检测驱动，或者可以在从屏幕再现结 束之后直至系统主电力释放之前的电力截止间隔中执行检测驱动。

数据驱动器12可以通过数据线DL连接至子像素。数据驱动器12可 以基于数据时序控制信号DDC生成子像素的显示驱动或检测驱动所需的 数据电压，并且可以将数据电压提供至数据线DL。用于显示驱动的数据 电压可以是视频数据DATA的数模转换结果，并且为此，数据驱动器12 可以包括多个数模转换器。用于检测驱动的数据电压可以是具有导通电平 或截止电平的检测数据电压。

数据驱动器12可以配置有多个源极驱动集成电路(IC)。每个源极驱 动IC可以包括移位寄存器、锁存器、数模转换器和输出缓冲器。每个源 极驱动IC还可以包括用于生成检测数据电压的单独电路。

栅极驱动器13可以通过栅极线GL连接至子像素。栅极驱动器13可 以基于栅极时序控制信号GDC生成扫描信号，并且可以基于数据电压供 应时序分别将扫描信号提供至栅极线GL。可以通过扫描信号选择数据电 压所要供应至的水平显示线。每个扫描信号都可以以在栅极导通电平与栅 极截止电平之间摆动的脉冲形式生成。可以将具有栅极导通电平的扫描信 号设置成高于子像素中包括的晶体管的阈值电压的电压，以及可以将具有 栅极截止电平的扫描信号设置成低于子像素中包括的晶体管的阈值电压 的电压。包括在子像素中的晶体管可以响应于具有栅极导通电平的扫描信 号而导通，以及可以响应于具有栅极截止电平的扫描信号而截止。

栅极驱动器13可以包括栅极移位寄存器、用于将栅极移位寄存器的 具有导通电平和截止电平摆动宽度的输出信号进行转换的电平移位器、以 及均包括输出缓冲器的多个栅极驱动IC。替选地，可以以面板内栅极驱 动器(GIP)类型将栅极驱动器13直接设置在显示面板10的基板上。在 GIP类型中，电平移位器可以安装在控制印刷电路板(PCB)上，并且栅 极移位寄存器可以设置在作为显示面板10的非显示区域的边框区域中。 栅极移位寄存器可以包括通过级联彼此连接的多个扫描输出级。扫描输出 级可以独立地连接至栅极线GL并且可以将扫描信号输出至栅极线GL。

缺陷处理电路14可以通过检测线SIO连接到显示面板10的像素 PXL。缺陷处理电路14可以在显示驱动中通过检测线SIO向子像素提供 显示参考电压。缺陷处理电路14可以在检测驱动中向检测线SIO提供显 示参考电压和检测参考电压，并且可以通过使用比较器或动态逻辑电路来 检测由子像素的短路缺陷引起的每个检测线SIO的电压变化。

缺陷处理电路14可以使用图4至15中示出的比较器，以便检测由短 路缺陷引起的检测线(图2的SIO)中的每个的电压变化。为了提高检测 的准确性和可靠性，可以向比较器提供具有不同电压电平的两个比较器参 考电压。两个比较器参考电压可以包括第一比较器参考电压和第二比较器 参考电压。

在基于图4至图14的检测驱动中，当每个子像素的驱动元件被具有 截止电平的检测数据电压截止驱动时，连接到正常像素PXL的检测线SIO 的电压可以在第一定时和第二定时保持为检测参考电压，并且由于短路缺 陷引起的电流流入或电流流出，连接到缺陷像素PXL的检测线SIO的电 压可以在第一定时和第二定时与检测参考电压不同。

图4至图15的缺陷处理电路14可以在检测驱动中的第一时序将第一 比较器参考电压与检测线SIO的电压进行比较以生成第一比较输出，并 且，可以在检测驱动中的第二时序将第二比较器参考电压与检测线SIO的 电压进行比较，以生成第二比较输出(其中第二时序晚于第一时序)。缺 陷处理电路14可以基于第一比较输出和第二比较输出确定像素PXL是否 出现缺陷，并且可以基于缺陷像素PXL输出缺陷补偿信号BPC。

缺陷处理电路14可以使用图16至图28中示出的动态逻辑电路,以便 检测由子像素的短路缺陷引起的每个检测线SIO的电压变化。为了提高检 测的准确性和可靠性，动态逻辑电路可以通过第一输出节点输出基于检测 线SIO的电压而变化的第一逻辑输出，并且可以通过第二输出节点输出根 据检测线SIO的电压而改变的第二逻辑输出。因为动态逻辑电路被实现为 具有小于比较器的电路尺寸，所以动态逻辑电路可以容易地装备在源极驱动IC中。

在基于图16至28的检测电路中，当利用具有截止电平的检测数据电 压对每个子像素的驱动元件进行截止驱动时，可以将连接到正常像素PXL 的检测线SIO的电压保持为检测参考电压，并且由于由短路缺陷引起的电 流流入或电流流出，连接到缺陷像素PXL的检测线SIO的电压可以不同 于检测参考电压。

图16至28的缺陷处理电路14可以基于在检测驱动中通过动态逻辑 电路得到的第一逻辑输出和/或第二逻辑输出来确定像素PXL中是否出现 缺陷，并且可以输出与缺陷像素PXL相对应的缺陷补偿信号BPC。

图2是示出根据本公开内容的实施方式的像素的连接配置的图。图3 是示出根据本公开内容的实施方式的像素中的各种缺陷类型的图。

参照图2，像素PXL可以包括共享检测线SIO的四个子像素SP1至 SP4。四个子像素SP1至SP4可以包括用于对相同像素进行配置的红色(R) 子像素、绿色(G)子像素、蓝色(B)子像素和白色(W)子像素。四 个子像素SP1至SP4中的每一个可以包括例如发光装置EL、驱动元件DT、 开关元件ST1和ST2以及存储电容器Cst，但不限于此。本发明构思不限 于子像素的详细连接配置。

发光装置EL可以利用从驱动元件DT提供的显示驱动电流发光。发 光装置EL可以仅在显示驱动中发光以及可以在检测驱动中不发光。发光 装置EL可以使用包括有机发光层的有机发光二极管(OLED)来实现， 或者可以使用包括无机发光层的无机发光二极管来实现。发光装置EL的 阳极电极可以连接至第二节点N2，以及发光装置EL的阴极电极可以连接 至低电平源极电压EVSS的输入端。

在显示驱动中，驱动元件DT可以基于其第一栅极-源极电压(即，显 示数据电压与显示参考电压之间的差电压)生成显示驱动电流，并且可以 将显示驱动电流提供至发光装置EL。在检测驱动中，驱动元件DT可以 利用其第二栅极-源极电压(即，检测参考电压PCL与具有截止电平的检 测数据电压SVdata之间的差电压)来截止驱动，并且此时，电流不可以在截止驱动的驱动元件DT中流动。此外，在检测驱动中，驱动元件DT 可以利用其第三栅极-源极电压(即，检测参考电压PCL与具有导通电平 的检测数据电压SVdata之间的差电压)来导通驱动。此时，电流可以在 导通驱动的驱动元件DT中流动。然而，由于电流低，因此发光装置EL 可能不发光。驱动元件DT的栅极电极可以连接至第一节点N1，驱动元 件DT的漏极电极可以连接至用于高电平源极电压EVDD的输入端，而驱 动元件DT的源极电极可以连接至第二节点N2。

开关元件ST1和ST2可以在显示驱动和检测驱动中导通，并且因此 可以将驱动元件DT的栅极电极连接至数据线DL以及可以将驱动元件DT 的源极电极连接至检测线SIO。开关元件ST1和ST2可以基于相同的扫描 信号SCAN导通。开关元件(例如，第一开关元件和第二开关元件)ST1 和ST2可以在检测驱动中持续地保持导通状态。

第一开关元件ST1可以连接在数据线DL与第一节点N1之间，并且 可以基于来自栅极线GL的扫描信号SCAN而导通。第一开关元件ST1 可以在用于显示驱动的编程中导通，以及此外，可以在检测驱动中导通。 当第一开关元件ST1导通时，检测数据电压SVdata或显示数据电压可以 被施加至第一节点N1。第一开关元件ST1的栅极电极可以连接至栅极线 GL，第一开关元件ST1的源极电极可以连接至数据线DL，而第一开关元 件ST1的漏极电极可以连接至第一节点N1。

第二开关元件ST2可以连接在检测线SIO与第二节点N2之间，并且 可以基于来自栅极线GL的扫描信号SCAN而导通。在用于显示驱动的编 程中，第二开关元件ST2可以导通并且可以将充入至检测线SIO中的显 示参考电压施加至第二节点N2。在检测驱动中，第二开关元件ST2可以 导通并且可以将充入至检测线SIO中的检测参考电压PCL施加至第二节点N2。第二开关元件ST2的栅极电极可以连接至栅极线GL，第二开关元 件ST2的漏极电极可以连接至第二节点N2，而第二开关元件ST2的源极 电极可以连接至检测线SIO。

存储电容器Cst可以连接在第一节点N1与第二节点N2之间，并且 可以存储驱动元件DT的栅极-源极电压。

这样的子像素可以包括图3所示的各种缺陷类型中的至少一种。缺陷 类型可以包括与驱动元件DT相关联的子像素短路缺陷、与第二开关元件 ST2相关联的子像素短路缺陷、与发光装置EL相关联的子像素短路缺陷 和与检测线SIO相关联的渐进式短路缺陷。当发生子像素短路缺陷时，检 测线SIO的电压可能无法保持检测参考电压PCL并且可能在检测驱动中 从检测参考电压PCL偏移。

与驱动元件DT相关联子像素短路可以包括驱动元件DT的栅极-源极 短路(GS短路)、驱动元件DT的栅极-漏极短路(GD短路)和驱动元件 DT的漏极-源极短路(DS短路)。与第二开关元件ST2相关联的子像素短 路可以包括第二开关元件ST2的栅极-源极短路(GS短路)、第二开关元 件ST2的栅极-漏极短路(GD短路)和第二开关元件ST2的漏极-源极短 路(DS短路)。与发光装置EL相关联的子像素短路可以指在发光装置EL 的阳极与阴极之间的短路。与检测线SIO相关联的子像素短路可以包括检 测线SIO与高电平源极电压EVDD之间的短路以及在检测线SIO与低电 平源极电压EVSS之间的短路。

图4是示出根据本公开内容的实施方式的像素和缺陷处理电路的连 接配置的图。图5是示出根据本公开内容的实施方式的像素和缺陷处理电 路的驱动波形的图。图6是示出基于缺陷类型的比较器输出的图。

参照图4，根据本公开内容的实施方式的电致发光显示设备可以包括 面板驱动电路PDRV和用于对像素PXL中发生的子像素短路进行检测和 补偿的缺陷处理电路。缺陷处理电路可以使用包括参考电压生成电路 PGMA、比较器COMP和逻辑电路BPCL的简单配置来进行配置，并且因 此可以减小电路单元的尺寸并减少制造成本。缺陷处理电路可以部分或整体地使发生子像素短路的像素PXL变黑，并且因此，可以去除热斑缺陷 以及可以增加产品的寿命和可靠性。

参照图4至图6，面板驱动电路PDRV可以在检测间隔中向像素PXL 提供具有导通电平的扫描信号SCAN和具有截止电平VOFF的检测数据电 压SVdata，以将包括在像素PXL中的每个驱动元件截止驱动。此时，检 测参考电压PCL可以被充入至与像素PXL连接的检测线SIO。

当在像素PXL中发生子像素短路缺陷时，检测线SIO的电压VSIO 在检测间隔中可能无法保持为检测参考电压PCL，并且可能从检测参考电 压PCL增加或减少。

参考电压生成电路PGMA可以生成被施加至比较器COMP的具有三 个电压电平的参考电压Vref。三个电压电平可以包括在检测间隔之前通过 比较器COMP提供至检测线SIO的检测参考电压PCL、高于检测参考电 压PCL的第一比较器参考电压TH-HIGH、以及低于检测参考电压PCL的 第二比较器参考电压TH-LOW。检测参考电压PCL可以是用于初始化检 测线SIO和比较器COMP的电压VSIO的电压。第一比较器参考电压 TH-HIGH可以是用于检测缺陷1(上溢型)的比较器参考电压，在所述缺 陷1(上溢型)中检测线SIO的电压VSIO从检测参考电压PCL增加。第 二比较器参考电压TH-LOW可以是用于检测缺陷2(下溢型)的比较器参 考电压，在所述缺陷2(下溢型)中检测线SIO的电压VSIO从检测参考 电压PCL降低。

由于驱动元件DT的GD短路和DS短路、第二开关元件ST2的GS 短路、GD短路和DS短路、以及在检测线SIO与高电平源极电压EVDD 之间的短路，可能发生上溢型缺陷1。由于驱动元件DT的GS短路、在 发光装置EL的阳极电极与阴极电极之间的短路(AC短路)以及在检测 线SIO与低电平源极电压EVSS之间的短路，可能发生下溢型缺陷2。

比较器COMP可以在检测间隔的第一时序Tx处将第一比较器参考电 压TH-HIGH与检测线SIO的电压VSIO进行比较以生成第一比较输出 VCO1，以及可以在检测间隔的第一时序Tx之后的第二时序Ty处将第二 比较器参考电压TH-LOW与检测线SIO的电压VSIO进行比较以生成第 二比较输出VCO2。第一比较输出VCO1和第二比较输出VCO2可以分别 是表示高电压的“1”和表示低电压的“0”中的一个。

在第一时序Tx处，当检测线SIO的电压VSIO低于第一比较器参考 电压TH-HIGH时，比较器COMP可以输出高电压1作为第一比较输出 VCO1，而当检测线SIO的电压VSIO高于或等于第一比较器参考电压 TH-HIGH时，比较器COMP可以输出低电压0作为第一比较输出VCO1。 这是因为检测线SIO的电压VSIO被输入至比较器COMP的第二输入端 (-)。

在第二时序Ty处，当检测线SIO的电压VSIO高于第二比较器参考 电压TH-LOW时，比较器COMP可以输出低电压0作为第二比较输出 VCO2，而当检测线SIO的电压VSIO低于或等于第二比较器参考电压TH-LOW时，比较器COMP可以输出高电压1作为第二比较输出VCO2。

逻辑电路BPCL可以基于第一比较输出VCO1和第二比较输出VCO2 来确定像素PXL是否出现缺陷。详细地，逻辑电路BPCL可以基于第一 比较输出VCO1和第二比较输出VCO2的逻辑组合来确定像素PXL是否 出现缺陷。仅当第一比较输出VCO1和第二比较输出VCO2的逻辑组合为 (1，0)时，逻辑电路BPCL才可以确定像素PXL处于正常状态下，而 当第一比较输出VCO1和第二比较输出VCO2的逻辑组合不为(1，0)时， 可以确定像素PXL处于异常状态下。例如，当第一比较输出VCO1和第 二比较输出VCO2的逻辑组合为(1，1)时，逻辑电路BPCL可以确定像 素PXL包括下溢型的缺陷2，而当第一比较输出VCO1和第二比较输出 VCO2的逻辑组合为(0，0)时，逻辑电路BPCL可以确定像素PXL包 括上溢型的缺陷1。

逻辑电路BPCL可以输出针对缺陷像素PXL的缺陷补偿信号BPC (参见图1)，并且因此可以允许缺陷像素PXL变黑。

图7是示意性地示出将比较器安装在控制PCB上的第一实施方式的 图。

参照图7，比较器COMP可以与逻辑BPCL和参考电压生成电路 PGMA一起安装在控制PCB CPCB上。在这种情况下，因为比较器COMP 的数目少于检测线SIO的数目，因此可以大大地减小电路单元的尺寸并降 低制造成本。一个比较器COMP可以连接至各个源极驱动ICSD-IC中的 多路复用器阵列AMUX。包括在多路复用器阵列AMUX中的多个多路复 用器开关可以选择性地将比较器COMP连接至多个检测线SIO。每个多路 复用器开关的接通/关断操作都可以由逻辑电路BPCL控制。多路复用器 开关可以在检测间隔中被选择性地接通，并且在检测间隔之前的初始化间 隔中，所有的多路复用器开关都可以接通。

比较器COMP可以包括：第一输入端(+)，通过所述第一输入端(+) 输入第一比较器参考电压TH-HIGH和第二比较器参考电压TH-LOW；第 二输入端(-)，通过所述第二输入端(-)输入检测线SIO的电压VSIO； 以及输出端，在所述输出端中生成比较器输出VCO(即，第一比较输出 VCO1和第二比较输出VCO2)。

使能开关EN还可以连接在比较器COMP的第二输入端(-)与输出 端之间。使能开关EN可以在检测间隔中关断，以及使能开关EN可以在 检测间隔之前的初始化间隔中接通。在初始化间隔中，当使能开关EN和 多路复用器开关接通时，比较器COMP和各个检测线SIO的电压VSIO 可以被初始化成来自参考电压生成电路PGMA的检测参考电压PCL。

图8是详细示出根据图7的第一实施方式的连接配置的图。图9是详 细示出根据图7的第一实施方式的连接配置的驱动波形的图。

参照图8和图9，显示面板PNL和源极PCB SPCB可以通过导电膜 COF彼此电连接，并且源极驱动IC SD-IC可以集成在导电膜COF上。除 了数据驱动器12(参见图1)和多路复用器阵列AMUX之外，还可以将 开关控制器SCT和接收器RX安装在源极驱动IC SD-IC上。

源极PCB SPCB和控制PCB CPCB可以通过柔性电路电缆FFC彼此 电连接，但不限于此。逻辑电路BPCL可以与时序控制器11(参见图1) 设置为一体并且可以安装在控制PCBCPCB上。时序控制器11(参见图1) 还可以包括用于传送由逻辑电路BPCL生成的开关控制信号的传送器TX。 逻辑电路BPCL可以针对每个源极驱动IC SD-IC不同地生成开关控制信号，并且此外，可以针对多路复用器开关SW1至SWk不同地生成开关控 制信号。

传送器TX和接收器RX可以通过内部接口电路彼此连接。由逻辑电 路BPCL生成的开关控制信号可以被添加至数据传送包，并且可以由传送 器TX传送至接收器RX。开关控制器SCT可以将被添加至数据传送包的 开关控制信号转换成并行数字信号，并且可以将并行数字信号传送至多路 复用器阵列AMUX。

多路复用器阵列AMUX可以包括多个多路复用器开关SWl至SWk 和连接至多路复用器开关SW1至SWk的栅极电极的多个编码器ENC。 编码器ENC可以连接至开关控制器SCT并且可以从开关控制器SCT接收 开关控制信号以控制多路复用器开关SW1至SWk中的每一个的接通/关 断操作。开关控制信号可以实现为多位数字信号。例如，在包括240个检 测通道的源极驱动IC SD-IC中，开关控制信号可以实现为8位数字信号。

安装在控制PCB CPCB上的比较器COMP可以通过接通的多路复用 器开关被连接至相对应的检测线SIO。另外，比较器COMP可以连接至参 考电压生成电路PGMA。基于由逻辑电路BPCL进行的控制，参考电压生 成电路PGMA可以生成要被充入至检测线SIO的检测参考电压PCL，以 及用于比较器COMP的比较操作的第一比较器参考电压TH-HIGH和第二 比较器参考电压TH-LOW。电平转换器L/S还可以连接在比较器COMP 的输出端与逻辑电路BPCL之间。电平转换器L/S可以基于晶体管对晶体 管电平(TTL)来减小比较器输出VCO的电压摆动宽度，使得通过逻辑 电路BPCL对比较器输出VCO进行处理。

连接在比较器COMP的第二输入端(-)与输出端之间的使能开关EN 可以在初始化间隔A中接通，并且因此，检测线SIO和比较器输出VCO 中的每一个的电压VSIO可以被初始化成检测参考电压PCL。

在初始化间隔A之后的检测间隔B中，连接至检测线SIO中的每一 个的像素PXL的驱动元件可以响应于具有导通电平的扫描信号SCAN和 具有截止电平VOFF的检测数据电压SVdata而被截止驱动。在检测间隔 B中，连接至正常像素PXL的检测线SIO的电压VSIO可以被保持为检 测参考电压PCL，而连接至缺陷像素PXL的检测线SIO的电压VSIO可 以从检测参考电压PCL增加或减少。在检测间隔B中，比较器COMP可 以顺序地将相对应的检测线SIO的电压VSIO与两个参考电压Vref(即， 第一比较器参考电压TH-HIGH和第二比较器参考电压TH-LOW)进行比 较，以生成比较器输出VCO。比较器COMP可以在检测间隔B的第一时 序T1处将相对应的检测线SIO的电压VSIO与第一比较器参考电压 TH-HIGH进行比较以生成第一比较输出VCO1，以及然后，可以在检测 间隔B的第二时序T2处将相对应的检测线SIO的电压VSIO与第二比较 器参考电压TH-LOW进行比较以生成第二比较输出VCO2。如上述图6， 包括在比较器输出VCO、逻辑电路BPCL中的第一比较输出VCO1和第 二比较输出VCO2的逻辑组合可以确定相对应的像素是否出现缺陷并且 可以基于缺陷类型执行暗点处理操作。

图10A和图10B是示出根据图7所示的第一实施方式的显示缺陷处 理方法的图。图11A是示出对包括有具有缺陷的目标像素的第N个水平 显示线进行检测的示例的图。图11B和图11C是示出对与第N个水平显 示线中的目标像素连接的第M个源极驱动集成电路进行检测的示例的图。 图11D是示出对在与第M个源极驱动集成电路连接的参考电压线中的与目标像素连接的参考电压线进行检测的示例的图。

参照图10A和图11A，根据第一实施方式的显示缺陷处理方法可以在 所有多路复用器开关都接通的状态下对包括缺陷像素的水平显示线(以下 称为目标水平显示线)进行首次检测。为此，显示缺陷处理方法可以将具 有导通电平的扫描信号和具有截止电平VOFF的检测数据电压SVdata施 加至包括在每个水平显示线中的像素，以检测各个水平显示线是否出现缺 陷。这样的首次检测操作可以通过一个水平显示线单元顺序地执行并且可 以进行重复直至检测到目标水平显示线(S101至S104)。

包括在目标水平显示线中的像素可以按组为单元进行划分并且可以 连接至多个源极驱动IC SD-IC。因此，如图10A、图11B和图11C，根据 第一实施方式的显示缺陷处理方法可以在其中多路复用器开关被一个源 极驱动IC单元选择性地接通的状态下对包括缺陷像素的像素组(以下称 为目标像素组)进行二次检测。为此，显示缺陷处理方法可以将具有导通 电平的扫描信号和具有截止电平VOFF的检测数据电压SVdata施加至包 括在每个像素组中的像素，以检测各个像素组是否出现缺陷。这样的二次 检测操作可以按照一个像素组为单位顺序地执行并且可以进行重复直至 检测到目标像素组(S105和S106)。

包括在目标像素组中的像素可以单独地连接至多个检测线SIO。因 此，如图10A和图11D，根据第一实施方式的显示缺陷处理方法可以在其 中通过一个检测线SIO单元选择性地接通多路复用器开关的状态下对连 接至缺陷像素的检测线(以下称为目标检测线SIO)进行三次检测。为此， 显示缺陷处理方法可以将具有导通电平的扫描信号和具有截止电平VOFF 的检测数据电压SVdata施加至与每个检测线SIO连接的像素，以检测每 个检测线SIO是否出现缺陷。这样的三次检测操作可以由一个检测线SIO 单元顺序地执行并且可以进行重复直至检测到目标检测线SIO(S107和 S108)。

随后，如图10A，根据第一实施方式的显示缺陷处理方法可以确定连 接至目标检测线SIO的像素坐标是有缺陷的(S109)。

随后，如图10B，当缺陷像素影响另一像素的亮度时，根据第一实施 方式的显示缺陷处理方法可以对要应用于其他像素的图像数据进行补偿， 并且因此可以防止由缺陷像素影响的亮度变化(S110和S111)。

随后，如图10B，当能够对缺陷类型(例如，驱动元件的GS短路缺 陷)执行RGB驱动时，根据第一实施方式的显示缺陷处理方法可以从确 定是缺陷的像素坐标的RGBW子像素中对缺陷像素进行四次检测。为此， 显示缺陷处理方法可以将具有导通电平VON的检测数据电压SVdata仅施 加于在其中连接至目标检测线SIO的多路复用器开关被选择性的接通的 状态下被确定为是有缺陷的像素坐标的RGBW子像素中的一个，并且可 以将具有截止电平VOFF的检测数据电压SVdata施加至其他子像素。可 以与具有导通电平的扫描信号同步地施加具有导通电平VON的检测数据 电压SVdata和具有截止电平VOFF的检测数据电压SVdata。可以对这样 的四次检测操作进行重复直至检测到有缺陷的子像素(S112和S113)。

随后，如图10B，当确定W子像素为有缺陷的时，根据第一实施方 式的显示缺陷处理方法可以使W子像素变黑并且可以通过使用RGB子像 素来实现RGB驱动(S115)。显示缺陷处理方法可以比输入值更多地增加 要应用于RGB子像素的图像数据，以便执行RGB驱动。这可以用于补偿 当包括在相同像素中的W子像素变黑时发生的亮度损失。

此外，如图10B，当确定RGB子像素其中之一有缺陷时，根据第一 实施方式的显示缺陷处理方法可以使所有RGBW子像素变黑(S116)。

图12是示意性地示出安装在各个源极驱动集成电路上的比较器的第 二实施方式的图。

参照图12，逻辑电路BPCL和参考电压生成电路PGMA可以安装在 控制PCB CPCB上，以及比较器COMP可以设置为多个且可以安装在源 极驱动IC SD-IC中的每一个上。在这种情况下，比较器COMP的数目可 以与检测线SIO的数目相同。在第二实施方式中，与图7中的第一实施方 式不同，可以省略多路复用器阵列并且源极驱动IC SD-IC的比较器COMP 可以同时地执行检测操作，并且因此可以缩短检测所花费的时间。

比较器COMP可以包括：第一输入端(+)，通过所述第一输入端(+) 输入第一比较器参考电压TH-HIGH和第二比较器参考电压TH-LOW；第 二输入端(-)，通过所述第二输入端(-)输入检测线SIO的电压VSIO； 以及输出端，在所述输出端中生成比较器输出VCO(即，第一比较输出 VCO1和第二比较输出VCO2)。

初始化开关RPRE还可以连接在比较器COMP的第一输入端(+)与 第二输入端(-)之间。初始化开关RPRE可以在检测间隔中关断，以及 可以在检测间隔之前的初始化间隔中接通。当初始化开关RPRE在初始化 间隔中同时接通时，比较器COMP和检测线SIO中的每一个的电压VSIO 可以被初始化成来自参考电压生成电路PGMA的检测参考电压PCL。

源极驱动IC SD-IC中的每一个还可以包括串行化电路SLZ，所述串 行化电路SLZ共同地连接至比较器COMP的输出端。串行化电路SLZ可 以将从比较器COMP中的每一个输入的第一比较输出VCO1和第二比较 输出VCO2串行化，以及然后，可以将串行传送数据提供至逻辑电路BPCL。

图13是详细示出根据图12的第二实施方式的连接配置的图。图14 是详细示出根据图12的第二实施方式的连接配置的驱动波形的图。

参照图13和图14，显示面板PNL和源极PCB SPCB可以通过导电 膜COF彼此电连接，并且源极驱动IC SD-IC可以集成在导电膜COF上。 除了数据驱动器12(参见图1)之外，还可以将串行化电路SLZ和传送 器Tx安装在源极驱动IC SD-IC上。传送器Tx可以通过内部接口电路输 出由串行化电路SLZ处理的串行传送数据。

源极PCB SPCB和控制PCB CPCB可以通过柔性电路电缆FFC彼此 电连接，但不限于此。逻辑电路BPCL可以与时序控制器11(参见图1) 设置为一体并且可以安装在控制PCBCPCB上。时序控制器11(参见图1) 还可以包括通过内部接口电路连接至传送器TX的接收器Rx。接收器Rx 可以通过内部接口电路接收串行传送数据，并且可以将串行传送数据提供至逻辑电路BPCL。

安装在源极驱动IC SD-IC上的比较器COMP可以连接至不同的检测 线SIO。另外，比较器COMP可以连接至参考电压生成电路PGMA。基 于由逻辑电路BPCL进行的控制，参考电压生成电路PGMA可以生成参 考电压Vref。参考电压Vref可以包括要被充入至检测线SIO中的检测参 考电压PCL，以及用于比较器COMP的比较操作的第一比较器参考电压 TH-HIGH和第二比较器参考电压TH-LOW。电压缓冲器BUF还可以连接 在比较器COMP的输出端与逻辑电路BPCL之间。电压缓冲器BUF可以 缓冲参考电压Vref并且可以将缓冲的参考电压Vref提供至比较器COMP。

连接在比较器COMP的第一输入端(+)与第二输入端(-)之间的 初始化开关RPRE可以在初始化间隔A’中接通，并且因此，检测线SIO 和比较器输出VCO中每一个的电压VSIO可以被初始化成检测参考电压 PCL。

在初始化间隔A’之后的检测间隔B’中，连接至检测线SIO中每一 个的像素PXL的驱动元件可以响应于具有导通电平的扫描信号SCAN和 具有截止电平VOFF的检测数据电压SVdata而被截止驱动。在检测间隔 B’中，连接至正常像素PXL的检测线SIO的电压VSIO可以被保持为检 测参考电压PCL，而连接至缺陷像素PXL的检测线SIO的电压VSIO可 以从检测参考电压PCL增加或减少。在检测间隔B’中，比较器COMP 可以顺序地将相对应的检测线SIO的电压VSIO与两个参考电压Vref(即， 第一比较器参考电压TH-HIGH和第二比较器参考电压TH-LOW)进行比 较，以生成比较器输出VCO。比较器COMP可以在检测间隔B’的第一 时序T1’处将相对应的检测线SIO的电压VSIO与第一比较器参考电压 TH-HIGH进行比较以生成第一比较输出VCO1，以及然后，可以在检测 间隔B’的第二时序T2’处将相对应的检测线SIO的电压VSIO与第二比 较器参考电压TH-LOW进行比较以生成第二比较输出VCO2。如上述图6， 包括在比较器输出VCO、逻辑电路BPCL中的第一比较输出VCO1和第 二比较输出VCO2的逻辑组合可以确定相对应的像素是否出现缺陷并且 可以基于缺陷类型执行暗点处理操作。

图15是示出根据图12的第二实施方式的显示缺陷处理方法的图。

参照图15，根据第二实施方式的显示缺陷处理方法可以通过使用所 有的比较器来对包括缺陷像素的水平显示线(以下称为目标水平显示线) 进行检测。为此，显示缺陷处理方法可以将具有导通电平的扫描信号和具 有截止电平VOFF的检测数据电压SVdata施加至包括在每个水平显示线 中的像素，以检测各个水平显示线是否出现缺陷。这样的检测操作可以通 过一个水平显示线单元顺序地执行，并且可以进行重复直至检测到目标水 平显示线(S201至S204)。

当检测到目标水平显示线时，可以检测对目标水平显示线进行配置的 各个像素是否出现缺陷。因此，如图15，根据第二实施方式的显示缺陷 处理方法可以对缺陷像素的坐标进行计算(S205)。

随后，如图15，当缺陷像素影响另一像素的亮度时，根据第二实施 方式的显示缺陷处理方法可以对要应用于其他像素的图像数据进行补偿， 并且因此可以防止由缺陷像素影响的亮度变化(S206和S207)。

随后，如图15，当能够对缺陷类型(例如，驱动元件的GS短路缺陷) 执行RGB驱动时，根据第二实施方式的显示缺陷处理方法可以从确定有 缺陷的像素坐标的RGBW子像素中对缺陷像素进行检测。为此，显示缺 陷处理方法可以将具有导通电平VON的检测数据电压SVdata仅施加于被 确定为有缺陷的像素坐标的RGBW子像素中的一个，并且可以将具有截 止电平VOFF的检测数据电压SVdata施加至其他子像素。可以与具有导 通电平的扫描信号同步地施加具有导通电平VON的检测数据电压SVdata 和具有截止电平VOFF的检测数据电压SVdata。可以对这样的子像素检 测操作进行重复，直至检测到有缺陷的子像素(S208和S209)。

随后，如图15，当确定W子像素为有缺陷的时，根据第二实施方式 的显示缺陷处理方法可以使W子像素变黑并且可以通过使用RGB子像素 来实现RGB驱动(S211)。显示缺陷处理方法可以比输入值更多地增加要 应用于RGB子像素的图像数据，以便执行RGB驱动。这可以用于补偿当 包括在相同像素中的W子像素变黑时发生的亮度损失。

此外，如图15，当确定RGB子像素其中之一有缺陷时，根据第二实 施方式的显示缺陷处理方法可以使所有RGBW子像素变黑(S212)。

图16是示出根据本公开内容的另一实施例的像素PXL和检测处理电 路14之间的连接配置的图。

参考图16，可以在驱动元件被关断时执行缺陷处理电路14的检测操 作。缺陷处理电路14可包括参考电压生成电路PGMA、动态逻辑电路 DRC、串行化电路SLZ和逻辑电路BPCL。

参考电压生成电路PGMA和逻辑电路BPCL可安装在控制PCB上， 并且动态逻辑电路DRC和串行化电路SLZ可嵌入源极驱动IC中。因为 静态电流不在动态逻辑电路DRC中流动，所以功耗可以较低。因为动态 逻辑电路DRC被配置为简单的逻辑门电路，所以电路尺寸可以是小的。 动态逻辑电路DRC可以被实现为具有小尺寸，因此可以容易地嵌入源极 驱动IC中。

参考电压生成电路PGMA可在检测间隔之前的初始化间隔内，将检 测参考电压PCL施加到检测线SIO。当像素PXL中出现子像素的短路缺 陷时，检测线SIO的电压VSIO可以不被保持为检测间隔中的检测参考电 压PCL，并且可以从检测参考电压PCL增加或减少。

动态逻辑电路DRC可以包括连接在高电平电力(即，第一电平电力) 和低电平电力(即，低于第一电平电力的第二电平电力)之间的第一输出 节点和第二输出节点，并且动态逻辑电路DR可以通过第一输出节点生成 第一逻辑输出，并且可以通过第二输出节点生成第二逻辑输出。在检测间 隔中，第一逻辑输出和第二逻辑输出可以基于从检测参考电压PCL偏移 的检测线SIO的电压而变化。

串行化电路SLZ可以串行化从动态逻辑电路DRC输出的第一逻辑输 出和第二逻辑输出，然后可以向逻辑电路BPCL提供串行传输数据。

逻辑电路BPCL可以基于在检测间隔中得到的第一逻辑输出和第二 逻辑输出来确定像素中是否出现缺陷。逻辑电路BPCL可以基于在检测间 隔中得到的第一逻辑输出和第二逻辑输出的逻辑组合来确定像素中是否 出现缺陷。如图23中所示，第一逻辑输出和第二逻辑输出的逻辑组合可 以是(0,0)、(1,0)和(1,1)中的一个。

逻辑电路BPCL可基于逻辑组合(1,0)确定像素PXL正常。逻辑电 路BPCL可以基于逻辑组合(0，0)确定像素PXL是具有上溢型的缺陷1 的缺陷。逻辑电路BPCL可以基于逻辑组合(1，1)确定像素PXL是具 有下溢型的缺陷2的缺陷。上溢型的缺陷1和下溢型的缺陷2可以如上文 参考图6所述。

]逻辑电路BPCL可以基于缺陷像素PXL输出缺陷补偿信号(图1的 BPC)，因此，可以基于缺陷补偿信号对缺陷像素PQL进行黑点处理。

逻辑电路BPCL可生成动态逻辑电路DRC操作所需的第一开关控制 信号DET1和第二开关控制信号DET2。逻辑电路BPCL可以被嵌入时序 控制器中。

图17是示出图16的检测处理电路14中包括的像素PXL和动态逻辑 电路DRC之间的详细连接配置的图。图18是示出图17的像素PXI和检 测处理电路的驱动波形的图。

参考图17和图18，动态逻辑电路DRC可以包括用于通过第一输出 节点NX1生成第一逻辑输出DO的第一晶体管TR1至第三晶体管TR3， 和用于通过第二输出节点NX2生成第二逻辑输出DU的第四晶体管TR4 至第六晶体管TR6。

第一晶体管TR1至第三晶体管TR3可串联连接在高电平电力VDH (即，第一电平电力)和低电平电力VDL(即，低于第一电平电力的第 二电平电力)之间。第一晶体管TR1可以连接在高电平电源VDH和第一 输出节点NX1之间，并且可以基于第一开关控制信号DET1接通。第二 晶体管TR2可以连接在第一输出节点NX1和第一连接节点Na1之间，并 且可基于检测线SIO的电压VSIO接通。第三晶体管TR3可以连接在第一 连接节点Na1和低电平电源VDL之间，并且可以基于第一开关控制信号 DET1接通。第一晶体管TR1可以是P型晶体管，并且第二晶体管TR2 和第三晶体管TR3中的每一个可以是N型晶体管。

第四晶体管TR4至第六晶体管TR6可串联连接在高电平电源VDH 和低电平电源VDL之间。第四晶体管TR4可以连接在高电平电源VDH 和第二连接节点Na2之间，并且可以基于第二开关控制信号DET2接通。 第五晶体管TR5可以连接在第二输出节点NX2和第二节点Na2间，并且 可以基于检测线SIO的电压VSIO接通。第六晶体管TR6可以连接在第二 输出节点NX2和低电平电源VDL之间，并且可以基于第二开关控制信号 DET2接通。第四晶体管TR4和第五晶体管TR5中的每一个可以是P型 晶体管，并且第六晶体管TR6可以是N型晶体管。

第一开关控制信号DET1和第二开关控制信号DET2可以具有相反的 相位。

初始化开关RPRE可以连接在检测线SIO和参考电压生成电路PGMA 之间。初始化开关RPRE可以在初始化间隔A1中接通，并且可以在预充 电间隔A2和检测间隔A3中关断。当初始化开关RPLE在初始化间隔A2 中接通时，检测线SIO的电压VSIO可以被初始化为检测参考电压PCL。

面板驱动电路可以在初始化间隔A1、预充电间隔A2和检测间隔A3 中向像素PXL提供具有导通电平的扫描信号SCAN和具有截止电平的检 测数据电压SVdata，以截止驱动像素PXL中包括的驱动元件。

图19是示出在图18的预充电间隔中执行的动态逻辑电路的预充电操 作的图。图20是示出了在图18中的检测间隔中执行动态逻辑电路第一检 测操作的图。图23是示出关于缺陷类型缺陷处理电路的动态逻辑电路的 输出的图。

参考图18和图19，在预充电间隔A2中，检测线的电压VSIO可以 高于P型晶体管的阈值电压POL，并且可以低于N型晶体管的阈电压 NOL。结果，在预充电间隔A2中，第二晶体管TR2和第五晶体管TR5 可以被关断。

参考图18和图19，在预充电间隔A2中，第一开关控制信号DET1 可以保持低于P型晶体管的阈值电压POL的低电压电平LL，并且第二开 关控制信号DET2可以保持高于N型晶体管的阈电压NOL的高电压电平 HL。结果，在预充电间隔A2中，第一晶体管TR1和第六晶体管TR6可 以被接通，第三晶体管TR3和第四晶体管TR4可以被关断。

参考图18和图19，在预充电间隔A2中，由于第一晶体管TR1和第 六晶体管TR1和接通通，基于高电平电力VDH的高输出(即，第一输出) 可以预充电到第一输出节点NX1中，并且基于低电平电力VDL的低输出 (即，低于第一输出的第二输出)可以预充到第二输出节点NX2中。方 便起见，高输出可以被表示为‘1’，低输出可以表示为‘0’。

参考图20至图22。在检测间隔A3中，第一开关控制信号DET1可 以保持高于N型晶体管的阈值电压的高电压电平HL，并且第二开关控制 信号DET2可以保持低于P型晶体管的阈电压的低电压电平LL。结果， 在检测间隔A3中，第三晶体管TR3和第四晶体管TR4可以保持导通状 态，并且第一晶体管TR1和第六晶体管TR6可以保持截止状态。

在检测间隔A3中，第二晶体管TR2和第五晶体管TR5可以基于检 测线的电压VSIO如图20和图21所示选择性地被接通，或者可以如图22 所示全部被关断。

具体参见图18、20和23，当像素PXL具有上溢型缺陷1时，检测线 的电压VSIO可以高于N型晶体管的阈值电压NOL。在这种情况下，第 二晶体管TR2可以被接通，第五晶体管TR5可以被关断。结果，第一输 出节点NX1可以通过第二晶体管TR2和第三晶体管TR3连接到低电平电 源VDL，并且第一逻辑输出DO可以从预充电后的高输出‘1’被偏移到 低输出‘0’另一方面，因为第二输出节点NX2浮置，所以第二逻辑输出 DU可以被保持为预充电后的低输出‘0’。

参考图18、21和23，当像素PXL具有下溢型缺陷2时，检测线的电 压VSIO可能低于P型晶体管的阈值电压POL。在这种情况下，第二个晶 体管TR2可以被关断，第五个晶体管TR5可以被接通。因此，第二输出 节点NX2可以通过第四晶体管TR4和第五晶体管TR5连接到高电平电力 VDH，第二逻辑输出DU可能从预充电后的低输出‘0’被偏移到高输出 ‘1’。另一方面，因为第一输出节点NX1是浮置的，所以第一逻辑输出 DO可以保持为预充电后的高输出‘1’。

参考图18、22和23中，当像素PXL正常时，检测线的电压VSIO 可以高于检测间隔A3中的P型晶体管的阈值电压POL，并且可以低于N 型晶体管的阈电压NOL。在这种情况下，第二晶体管TR2和第五晶体管 TR5可以全部被关断。因为第一输出节点NX1是浮置的，所以第一逻辑 输出DO可以保持为预充电后的高输出‘1’。类似地，因为第二输出节点 NX2是浮置的，所以第二逻辑输出DU可以保持为预充电后的低输出‘0’。

图24是示出根据本公开的另一实施例的像素和检测处理电路14之间 的连接配置的图。

参考图24，可以在驱动元件被截止驱动时执行缺陷处理电路14的检 测操作。缺陷处理电路14可以包括参考电压生成电路PGMA、动态逻辑 电路DRC、串行化电路SLZ和逻辑电路BPCL。

参考电压生成电路PGMA和逻辑电路BPCL可以安装在控制PCB上， 并且动态逻辑电路DRC和串行化电路SLZ可以嵌入在源极驱动IC SD-IC 中。因为静态电流不在动态逻辑电路DRC中流动，所以功耗可以较低。 因为动态逻辑电路DRC被配置为简单的逻辑门电路，所以电路尺寸可以 是小的。动态逻辑电路DRC可以被实现为具有小尺寸，因此可以容易地 嵌入源极驱动IC中。

参考电压生成电路PGMA可以在第一检测间隔之前的第一初始化间 隔中通过第一初始化开关INTA向检测线SIO施加第一检测参考电压VL。 参考电压生成电路PGMA可以在第二检测间隔之前的第二初始化间隔中 通过第二初始化开关INTB向检测线SIO施加高于第一检测参考电压VL 的第二检测参考电压VH。当在像素PXL中出现短路缺陷时，检测线SIO的电压可以在第一检测间隔中不保持为第一检测参考电压VL，并且可以 从第一检测参考信号VL增加。当在像素PXL中出现短路缺陷时，检测线 SIO的电压可以在第二检测间隔中不保持为第二检测参考电压VH，并且 可以从第二检测参考电压VH降低。

动态逻辑电路DRC可以包括连接在高电平电力和低电平电力之间的 第一输出节点和第二输出节点，并且动态逻辑电路DR可以通过第一输出 节点生成第一逻辑输出，并且可以通过第二输出节点生成第二逻辑输出。 在第一检测间隔中，第一逻辑输出可以基于检测线SIO的电压而变化。在 第二检测间隔中，第二逻辑输出可以基于检测线SIO的电压而变化。

串行化电路SLZ可以串行化从动态逻辑电路DRC输出的第一逻辑输 出和第二逻辑输出，然后可以向逻辑电路BPCL提供串行传输数据。

逻辑电路BPCL可以基于在第一检测间隔中得到的第一逻辑输出和 在第二检测间隔中得到的第二逻辑输出来确定像素中是否出现缺陷。逻辑 电路BPCL可以基于在第一初始化间隔和第一检测间隔中得到的第一逻 辑输出的变化来确定像素中是否出现缺陷。逻辑电路BPCL可以基于在第 二初始化间隔和第二检测间隔中得到的第二逻辑输出的变化来确定像素 中是否出现缺陷。

当第一初始化间隔中的第一逻辑输出不同于第一检测间隔中的第二 逻辑输出时，逻辑电路BPCL可确定像素PXL具有上溢型缺陷1的缺陷。 当第二初始化间隔中的第二逻辑输出不同于第二检测间隔中的第二逻辑 输出时，逻辑电路BPCL可以确定像素PXL具有下溢型的缺陷2的缺陷。 另一方面，当保持第一初始化间隔中的第一逻辑输出与第一检测间隔中的 第二逻辑输出相同并且第二初始化间隔中第二逻辑输出来与第二检测间 隔中第第二逻辑输入相同时，逻辑电路BPCL可以确定像素PXL正常。 上溢型的缺陷1和下溢类型的缺陷2可以如上文参考图6所述。

逻辑电路BPCL可以基于缺陷像素PXL输出缺陷补偿信号(图1的 BPC)，因此，可以基于缺陷补偿信号对缺陷像素PXL进行暗点处理。

逻辑电路BPCL可产生动态逻辑电路DRC操作所需的第一开关控制 信号DET1和第二开关控制信号DET2。逻辑电路BPCL可以嵌入时序控 制器中。

图25是示出图24的检测处理电路中包括的像素和动态逻辑电路之间 的详细连接配置的示图。图26是示出了图25的像素和检测处理电路的驱 动波形的图。图27是示出在图26的第一初始化间隔和第一检测间隔中执 行的动态逻辑电路的输出的图。图28是示出在图26的第二初始化间隔和 第二检测间隔中执行的动态逻辑电路的输出的图。

参考图25至28，动态逻辑电路DRC可以包括用于通过第一输出节 点NX1生成第一逻辑输出DO的第一晶体管TR1和第二晶体管TR2以及 用于通过第二输出节点NX2生成第二逻辑输出DU的第三晶体管TR3和 第四晶体管TR4。

第一和第二晶体管TR1和TR2可以串联连接在高电平电源VDH和 低电平电源VDL之间。第一晶体管TR1可以连接在高电平电源VDH和 第一输出节点NX1之间，并且可以基于第一开关控制信号DET1接通。 第二晶体管TR2可以连接在第一输出节点NX1和低电平电源VDL之间， 并且可基于检测线的电压VSIO接通。第一晶体管TR1可以是P型晶体管， 第二晶体管TR2可以是N型晶体管。

第三晶体管TR3和第四晶体管TR4可以串联连接在高电平电源VDH 和低电平电源VDL之间。第三晶体管TR3可以连接在高电平电源VDH 和第二输出节点NX2之间，并且可以基于检测线的电压VSIO接通。第 四晶体管TR4可以连接在第二输出节点NX2和低电平电源VDL之间， 并且可以基于第二开关控制信号DET2接通。第三晶体管TR3可以是P 型晶体管，第四晶体管TR4可以是N型晶体管。

面板驱动电路可以在第一初始化间隔B11、第一检测间隔B12、第二 初始化间隔B21和第二检测间隔B21中向像素PXL提供具有导通电平的 扫描信号SCAN和具有截止电平VOFF的检测数据电压SVdata，以截止 像素PXL中包括的驱动元件。

第一初始化开关INTA可以在第一初始化间隔B11中接通，而在另一 个间隔中可以关断。第二初始化开关INTB可以在第二初始化间隔B21中 接通，在第一初始化间隔B11中提供给检测线SIO的第一检测参考电压 VL可以高于低电平电力VDL并且可以低于用于充分接通N型晶体管(即 第二晶体管TR2)的电压W2。在第二初始化间隔B21中提供给检测线SIO 的第二检测参考电压VH可以高于低电平电力VDL。此外，第二检测参 考电压VH可以低于高电平电力VDH，并且可以高于用于充分接通P型 晶体管(即，第三晶体管TR3)的电压W1。

第一开关控制信号DET1可以在第一初始化间隔B11中保持低电压电 平LL，并且在其他间隔中可以保持高电压电平HL。第一开关控制信号 DET1的低电压电平LL可以是用于充分接通P型晶体管(即，第一晶体 管TR1)的电压，并且第一开关控制电路DET1的高电压电平HL可以是 用于充分关断P型晶体管的电压。因此，第一晶体管TR1可以在第一初 始化间隔B11中基于具有低电压电平LL的第一开关控制信号DET1保持 导通状态，并且可以在第一检测间隔B12中基于具有高电压电平HL的第 一开关信号DET1保持截止状态。

第二开关控制信号DET2可以在第二初始化间隔B21中保持高电压电 平HL，并且在其他间隔中可以保持低电压电平LL。第二开关控制信号 DET2的高电压电平HL可以是用于充分接通N型晶体管(即，第四晶体 管TR4)的电压，并且第二开关信号DET1的低电压电平LL可以是用于 充分关断N型晶体管的电压。因此，第四晶体管TR4可以在第二初始化 间隔B21中基于具有高电压电平HL的第二开关控制信号DET2保持导通 状态，并且可以在第第二检测间隔B22中基于具有低电压电平LL的第二 切换控制信号DET1保持截止状态。

在第一初始化间隔B11中，响应于第一开关控制信号DET1，动态逻 辑电路DRC可以基于高电平电力VDH将高输出‘1’充电到第一输出节 点NX1中。在第二初始化间隔B21中，动态逻辑电路DRC可以基于低电 平电力VDL将低输出‘0’充电到第二输出节点NX2中。

当在第一检测间隔B12中检测线的电压VSIO高于N型晶体管的阈 值电压W2或NOL时，第二晶体管TR2可以接通，第一输出节点NX1 可以连接到低电平电力VDL，并且第一逻辑输出RO可以基于低电平电力 VDL从第一初始化间隔B11的高输出‘1’被偏移到低输出‘0’。因为第 一逻辑输出RO在第一检测间隔B12中被偏移到低输出‘0’，所以逻辑电 路BPCL(见图24)可以确定像素PXL具有上溢型的缺陷1的缺陷。

另一方面，当在第一检测间隔B12中检测线的电压VSIO低于N型 晶体管的阈值电压W2或NOL时，第二晶体管TR2可以被关断，因此， 第一输出节点NX1可以浮置，并且第一逻辑输出RO可以保持为第一初 始化间隔B11的高输出‘1’。因为第一逻辑输出RO在第一检测间隔B12 中保持高输出“1”，所以逻辑电路BPCL(见图24)可以确定像素PXL 正常。

当在第二检测间隔B22中检测线的电压VSIO低于P型晶体管的阈值 电压W1或POL时，第三晶体管TR3可以接通，第二输出节点NX2可以 连接到高电平电力VDH，并且第二逻辑输出RU可以基于高电平电力VDH 从第二初始化间隔B21的低输出‘0’被偏移到高输出‘1’。因为第二逻 辑输出RU在第二检测间隔B22中被偏移到高输出‘1’，所以逻辑电路 BPCL(见图24)可以确定像素PXL具有下溢型的缺陷2的缺陷。

另一方面，当检测线的电压VSIO高于第二检测间隔B22中P型晶体 管的阈值电压W1或POL时，第三晶体管TR3可能被关断，因此，第二 输出节点NX2可以浮置，并且第二逻辑输出RU可以保持为第二初始化 间隔B21的低输出‘0’。因为第二逻辑输入RU在第二检测间隔B22中保 持低输出‘0’，所以逻辑电路BPCL(参见图24)可以确定像素PXL正 常。

本实施方式可以实现以下效果。

在本实施方式中，可以通过使用包括在源极驱动IC或控制PCB中的 比较器来生成基于每个像素的两个比较输出。在本实施方式中，可以基于 两个比较输出的逻辑组合来确定相对应的像素中是否出现缺陷。

根据本实施例，可以通过使用源极驱动IC中包括的动态逻辑电路来 生成基于每个像素的两个逻辑输出。在本实施例中，可以基于两个逻辑输 出的逻辑组合或两个逻辑输出中的每个来确定相应像素中是否出现缺陷。

因此，在本实施方式中，可以通过对由子像素短路引起的热斑缺陷进 行检测和补偿来提高显示质量。

此外，在本实施方式中，可以使用于对由子像素短路引起的热斑缺陷 进行检测和补偿的电路单元最小化，从而降低制造成本并增加产品的寿命 和可靠性。

根据本公开内容的效果不限于以上示例，并且其他各种效果可以包括 在说明书中。

虽然已经参考本公开内容的示例性实施方式具体地示出和描述了本 公开内容，但是本领域的普通技术人员将理解，在不脱离由所附权利要求 所限定的本公开内容的精神和范围的情况下，可以在形式和细节上做出各 种改变。

Claims (20)

1.一种电致发光显示设备，包括：

像素，所述像素连接至检测线；

面板驱动电路，所述面板驱动电路被配置成在检测间隔中截止驱动包括在所述像素中的驱动元件；

参考电压生成电路，所述参考电压生成电路被配置成在所述检测间隔之前向所述检测线提供检测参考电压，在所述检测间隔中生成高于所述检测参考电压的第一比较器参考电压，并且在所述检测间隔中生成低于所述检测参考电压的第二比较器参考电压；

比较器，所述比较器被配置成在所述检测间隔的第一时序处将所述第一比较器参考电压与所述检测线的电压进行比较以生成第一比较输出，以及在所述检测间隔的第二时序处将所述第二比较器参考电压与所述检测线的电压进行比较以生成第二比较输出；以及

逻辑电路，所述逻辑电路被配置成基于在所述检测间隔中得到的所述第一比较输出和所述第二比较输出确定所述像素是否出现缺陷。

2.根据权利要求1所述的电致发光显示设备，其中，所述逻辑电路还被配置成基于在所述检测间隔中得到的所述第一比较输出和所述第二比较输出的逻辑组合来确定所述像素是否出现所述缺陷。

3.根据权利要求1所述的电致发光显示设备，其中，所述比较器、所述逻辑电路和所述参考电压生成电路安装在控制印刷电路板上，并且

所述比较器的数目少于所述检测线的数目。

4.根据权利要求3所述的电致发光显示设备，其中，所述比较器包括：第一输入端，通过所述第一输入端输入所述第一比较器参考电压和所述第二比较器参考电压；第二输入端，通过所述第二输入端输入所述检测线的电压；以及输出端，在所述输出端中生成所述第一比较输出和所述第二比较输出，

其中，所述电致发光显示设备还包括使能开关，所述使能开关连接在所述比较器的所述第二输入端与所述输出端之间，其中，所述逻辑电路还被配置成在所述检测间隔中关断所述使能开关，以及在所述检测间隔之前的初始化间隔中接通所述使能开关，并且

其中，所述参考电压生成电路还被配置成在所述初始化间隔中通过所述比较器向所述检测线提供所述检测参考电压。

5.根据权利要求3所述的电致发光显示设备，还包括：

具有多路复用器开关的多个源极驱动集成电路和安装在所述多个源极驱动集成电路上的所述面板驱动电路的一部分，

其中，所述比较器通过所述多路复用开关连接至多个检测线；并且

其中，所述逻辑电路基于所述多路复用器开关的接通或关断通过包括多个像素的一个水平显示线单元检测所述像素是否出现缺陷，随后通过一个源极驱动集成电路单元对所述像素是否出现缺陷进行检测，以及随后通过一个检测线单元对所述像素是否出现缺陷进行检测。

6.根据权利要求1所述的电致发光显示设备，还包括多个源极驱动集成电路，其中，所述面板驱动电路的一部分安装在所述多个源极驱动集成电路上，

其中，所述比较器被设置为多个，并且多个比较器安装在所述多个源极驱动集成电路中的每一个上，

其中，所述逻辑电路和所述参考电压生成电路安装在控制印刷电路板上，并且

其中，所述比较器的数目等于所述检测线的数目。

7.根据权利要求6所述的电致发光显示设备，其中，所述比较器包括：第一输入端，通过所述第一输入端输入所述第一比较器参考电压和所述第二比较器参考电压；第二输入端，通过所述第二输入端输入所述检测线的电压；以及输出端，在所述输出端中生成所述第一比较输出和所述第二比较输出，并且

其中，所述电致发光显示设备还包括初始化开关，所述初始化开关连接在所述比较器的所述第一输入端与所述第二输入端之间，

其中，所述逻辑电路在所述检测间隔中关断所述初始化开关，并且在所述检测间隔之前的初始化间隔中接通所述初始化开关，并且

其中，所述参考电压生成电路还被配置成在所述初始化间隔中通过所述比较器向所述检测线提供所述检测参考电压。

8.根据权利要求6所述的电致发光显示设备，其中，所述多个源极驱动集成电路中的每一个还包括串行化电路，并且

其中，所述串行化电路被配置成将从所述多个比较器中的每一个输入的所述第一比较输出和所述第二比较输出串行化，以将串行传送数据提供至所述逻辑电路。

9.根据权利要求1所述的电致发光显示设备，其中，所述像素包括共享所述检测线的多个子像素，并且

当确定所述多个子像素其中之一有缺陷时，所述逻辑电路还被配置成仅对有缺陷的子像素执行暗点处理或对包括所述有缺陷的子像素的整个像素执行暗点处理。

10.一种电致发光显示设备，包括：

像素；

面板驱动电路，所述面板驱动电路与所述像素连接并被配置成在检测间隔中向所述像素提供具有导通电平的扫描信号和具有截止电平的检测数据电压；

比较器，所述比较器包括接收参考电压的第一输入端和与所述检测线连接的第二输入端；以及

逻辑电路，所述逻辑电路被配置成基于所述比较器的分别在所述检测间隔的第一时序处和第二时序处的第一比较输出和第二比较输出确定所述像素是否出现缺陷；

其中，所述参考电压：在所述第一时序处，被设置为高于检测参考电压的第一比较器参考电压，并且，在所述第二时序处，被设置为低于所述检测参考电压的第二比较器参考电压；并且

其中，所述检测参考电压与在所述检测间隔之前向所述检测线提供的电压相同。

11.一种电致发光显示设备，包括：

像素，所述像素连接至检测线；

面板驱动电路，所述面板驱动电路被配置成在检测间隔中截止驱动包括在所述像素中的驱动元件；

参考电压生成电路，所述参考电压生成电路被配置成在所述检测间隔之前的初始化间隔中向所述检测线提供检测参考电压；

动态逻辑电路，包括连接在第一电平电力和低于所述第一电平电力的第二电平电力之间的第一输出节点和第二输出节点，所述动态逻辑电路被配置成通过所述第一输出节点生成第一逻辑输出，并通过所述第二输出节点生成第二逻辑输出，并且所述第一逻辑输出和所述第二逻辑输出基于在所述检测间隔中从所述检测参考电压偏移的所述检测线的电压而被偏移；以及

逻辑电路，所述逻辑电路被配置成基于在所述检测间隔中得到的所述第一逻辑输出和所述第二逻辑输出来确定像素中是否出现缺陷。

12.根据权利要求11所述的电致发光显示设备，其中，所述逻辑电路被配置成基于在所述检测间隔中得到的所述第一逻辑输出和所述第二逻辑输出的逻辑组合来确定所述像素中是否出现所述缺陷，并且

其中，在所述初始化间隔和所述检测间隔之间的预充电间隔中，所述动态逻辑电路基于所述高电平电力将高输出预充电到所述第一输出节点中，并且基于所述低电平电力将低输出预充电到所述第二输出节点中。

13.根据权利要求12所述的电致发光显示设备，其中，当在所述检测间隔中所述检测线的电压高于N型晶体管的阈值电压时，

所述第一输出节点连接到所述第二电平电力，并且所述第一逻辑输出从预充电后的第一输出被偏移到所述第二输出，并且

所述第二输出节点浮置，并且所述第二逻辑输出被保持为预充电后的第二输出。

14.根据权利要求12所述的电致发光显示设备，其中，当在所述检测间隔中所述检测线的电压低于P型晶体管的阈值电压时，

所述第一输出节点浮置并且所述第一逻辑输出被保持为预充电后的第一输出，并且

所述第二输出节点连接到所述第一电平电力，并且所述第二逻辑输出从预充电后的第二输出被偏移到所述第一输出。

15.根据权利要求12所述的电致发光显示设备，其中，当在所述检测间隔中所述检测线的电压高于P型晶体管的阈值电压并且低于N型晶体管的阈电压时，

所述第一输出节点浮置并且所述第一逻辑输出被保持为预充电后的第一输出，并且

所述第二输出节点浮置，并且所述第二逻辑输出被保持为预充电后的第二输出。

16.根据权利要求12所述的电致发光显示设备，其中，所述动态逻辑电路包括：

第一晶体管，连接在所述第一电平电力和所述第一输出节点之间，并基于第一开关控制信号被接通；

第二晶体管，连接在所述第一输出节点和第一连接节点之间，并基于所述检测线的电压被接通；

第三晶体管，连接在所述第一连接节点和所述第二电平电力之间，并基于所述第一开关控制信号被接通；

第四晶体管，连接在所述第一电平电力和第二连接节点之间，并基于第二开关控制信号被接通；

第五晶体管，连接在所述第二输出节点和第二连接节点之间，并基于所述检测线的电压被接通；以及

第六晶体管，其连接在所述第二输出节点和所述第二电平电力之间并基于所述第二开关控制信号被接通，

其中，所述第一晶体管、所述第四晶体管和所述第五晶体管中的每一个为P型晶体管，并且

其中，所述第二晶体管、所述第三晶体管和所述第六晶体管中的每一个为N型晶体管。

17.根据权利要求16所述的电致发光显示设备，其中，所述第一开关控制信号和所述第二开关控制信号具有相反的相位。

18.根据权利要求16所述的电致发光显示设备，其中，在所述预充电间隔中，所述第一开关控制信号保持低于P型晶体管的阈值电压的第一电压电平，并且所述第二开关控制信号保持高于N型晶体管的阈电压的第二电压电平，并且

在所述检测间隔中，所述第一开关控制信号保持损失第二电压电平，并且所述第二开关控制信号保持所述第一电压电平。

19.根据权利要求11所述的电致发光显示设备，还包括多个源极驱动集成电路，其中，所述面板驱动电路的一部分安装在其上，并且

其中，所述动态逻辑电路安装在所述多个源极驱动集成电路中的每一个上。

20.一种电致发光显示设备，包括：

像素，所述像素连接到检测线；

面板驱动电路，所述面板驱动电路被配置成在第一检测间隔和第二检测间隔中截止驱动所述像素中包括的驱动元件；

参考电压生成电路，所述参考电压生成电路被配置成在所述第一检测间隔之前的第一初始化间隔中向所述检测线提供第一检测参考电压，并在所述第二检测间隔前的第二初始化间隔中向所述检测线提供第二检测参考电压；

动态逻辑电路，所述动态逻辑电路包括连接在第一电平电力和低于所述第一电平电力的第二电平电力之间的第一输出节点和第二输出节点，所述动态逻辑电路被配置成通过所述第一输出节点生成第一逻辑输出，并通过所述第二输出结点生成第二逻辑输出，所述第一逻辑输出在所述第一检测间隔中基于所述检测线的电压被偏移，所述第二逻辑输出在所述第二检测间隔中基于所述检测线的电压被偏移；以及

逻辑电路，所述逻辑电路被配置成基于在所述第一检测间隔中得到的所述第一逻辑输出和在所述第二检测间隔中得到的所述第二逻辑输出中的一个来确定所述像素中是否出现缺陷。

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