CN116076173A - 使用动态电感器的阻抗匹配 - Google Patents

使用动态电感器的阻抗匹配 Download PDF

Info

Publication number
CN116076173A
CN116076173A CN202180055032.XA CN202180055032A CN116076173A CN 116076173 A CN116076173 A CN 116076173A CN 202180055032 A CN202180055032 A CN 202180055032A CN 116076173 A CN116076173 A CN 116076173A
Authority
CN
China
Prior art keywords
circuit device
impedance
semiconductor
dynamic
inductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180055032.XA
Other languages
English (en)
Inventor
J·C·巴丁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Google LLC
Original Assignee
Google LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Google LLC filed Critical Google LLC
Publication of CN116076173A publication Critical patent/CN116076173A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/38—Impedance-matching networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F19/00—Amplifiers using superconductivity effects
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0123—Frequency selective two-port networks comprising distributed impedance elements together with lumped impedance elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0071—Constructional details comprising zig-zag inductor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
    • H03H7/1741—Comprising typical LC combinations, irrespective of presence and location of additional resistors
    • H03H7/175—Series LC in series path

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Computational Mathematics (AREA)
  • Artificial Intelligence (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Electrotherapy Devices (AREA)
  • Thermistors And Varistors (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

一种电路器件包括半导体器件(102、202)和阻抗匹配网络(104、204)。阻抗匹配网络包括形成电路器件的至少一个电感器(112、212)的超导体材料，并且当处于超导状态时，超导体材料表现出每单位平方的动态电感。阻抗匹配网络被配置为在电路器件的操作期间变换半导体器件的阻抗以匹配预定的第二阻抗。

Description

使用动态电感器的阻抗匹配
相关申请的交叉引用
本申请要求于2020年7月21日提交的美国临时申请序列号63/054,277的优先权，其全部内容通过引用并入本文。
背景技术
低温电路可以用于处理各种应用(包括量子计算)中的信号。低温电路的特殊设计可以增加它们的信号处理保真度或降低功耗。
发明内容
本公开涉及包括半导体器件和动态电感器的电路器件。
在一个方面，本公开描述了一种包括半导体器件和阻抗匹配网络的电路器件，其中阻抗匹配网络包括形成电路器件的至少一个电感器的超导体材料，其中超导体材料在处于超导状态时表现出每单位平方的动态电感，并且其中阻抗匹配网络被配置为变换半导体器件的阻抗以在电路器件的操作期间匹配预定的第二阻抗。在一些实施方式中，电路器件是放大器。
前述和其他实施方式可以包括以下中的一个或多个。半导体器件是半导体晶体管。半导体器件的变换后阻抗是半导体晶体管的输出阻抗。电路器件包括第二半导体晶体管，并且预定的第二阻抗是第二半导体晶体管的输入阻抗。半导体晶体管是异质结双极晶体管或场效应晶体管。
在各种实施方式中，预定的第二阻抗是降低电路器件的噪声的阻抗。预定的第二阻抗是耦接到电路器件的电气元件的阻抗。电气元件包括同轴电缆。预定的第二阻抗约为50Ohm。
前述和其他实施方式可以包括以下中的一个或多个。半导体器件和至少一个电感器被形成为集成在单个芯片中的集成电路的一部分。单个芯片包括以各自的高度掩埋在介电材料中的多个金属层，金属层中的至少第一金属层包括耦接到半导体器件的接触迹线，金属层中的至少第二金属层包括超导体材料。单个芯片包括超导体材料上方的第一层和超导体材料下方的第二层，其中第一层和第二层包括不透明材料。第一层和第二层包括第二超导体材料。匹配网络包括耦接到至少一个电感器的电容器。半导体器件是半导体晶体管，并且电容器耦接到半导体晶体管的基极。
在各种实施方式中，对于微波信号，每平方的动态电感在约1pH和约200pH之间。当通过至少一个电感器的电流具有小于超导体材料的解耦电流(depairing current)的约5％的幅度时，对于微波信号，每平方的动态电感在约1pH和约200pH之间。当超导体材料处于0K和超导体材料的临界温度的约一半之间的温度时，对于微波信号，每平方的动态电感在约1pH和约200pH之间。对于微波信号，电感器的总动态电感在约1nH和约100nH之间。该至少一个电感器具有在约1μm和约50μm之间的尺寸。该至少一个电感器包括具有曲折形状的超导体材料的薄膜，该曲折形状具有两个和五十个之间的曲折。该电路器件耦接到量子位。
在本公开的另一个实施例的一个方面，描述了一种低温放大器电路。低温放大器电路包括多个半导体晶体管和耦接到多个半导体晶体管中的第一半导体晶体管的阻抗匹配网络，该阻抗匹配网络包括包含超导体材料的至少一个动态电感器，其中超导体材料在处于超导状态时表现出每单位平方的动态电感，并且其中低温放大器电路的阻抗匹配预定的第二阻抗。在一些实施方式中，阻抗匹配网络包括耦接到至少一个动态电感器和第一半导体晶体管的基极的电容器，并且低温放大器电路包括耦接到第一半导体晶体管的集电极的LC网络或RLC网络，以及耦接到第一半导体晶体管的发射极的地节点。
本说明书中描述的主题的特定实施例可以被实施以实现以下优点中的一个或多个。在一些实施方式中，可以减少电路器件中的功耗。在一些实施方式中，可以降低电路器件中的信号噪声。在一些实施方式中，可以减小晶体管尺寸。在一些实施方式中，超导组件的光吸收可以减少。在一些实施方式中，可以执行更高的阻抗变换。在一些实施方式中，可以维持动态电感器的恒定电感特性。在一些实施方式中，可以降低电路器件中的噪声。
在附图和下面的描述中阐述了一种或多种实施方式的细节。根据说明书和附图以及权利要求，其他特征和优点将变得清楚。
附图说明
图1-图2是示出包括阻抗匹配网络和半导体器件的电路器件的示例的电路示意图。
图3是示出集成到芯片中的掩埋电路组件的示例的示意图。
图4A-图4F是示出用于制造包括阻抗匹配网络和半导体器件的电路器件的工艺步骤的示例的示意图。
图5是动态电感器的示例的俯视图。
图6是示出包括阻抗匹配网络和半导体器件的电路器件的示例的电路示意图。
图7示出了示例电路器件的示例模拟噪声曲线。
具体实施方式
本公开总体上涉及包括超导体的电路器件领域。在特定示例中，本公开涉及包括半导体器件和阻抗匹配网络的电路器件，该阻抗匹配网络包括超导动态电感器。
低温电路已经在量子计算中得到应用。特别地，低温放大器可以用于放大去往或来自量子电路的信号，例如，以读出量子位状态。
然而，在一些情况下，现有的低温放大器表现出高功耗。例如，现有的低温放大器可能消耗约5mW到10mW的DC功率。当功率在低温电路中消耗时，低温电路或相邻组件的温度可能升高，导致可能包括噪声增加和/或超导性损失的负面影响。为了维持低温，必须从冷却系统中移除在低温器件中消耗的功率；然而，消耗多少功率可能是有限制的。因此，可能期望设计消耗显著更少功率的低温低噪声放大器(LNA)。
一般地(例如，如在经典电路组件的发展中所见)，降低功耗的一种方式是减小电路组件(例如低温LNA中包括的半导体器件(例如，晶体管))的尺寸。然而，LNA的信号处理特性可能随着组件尺寸的减小而改变。例如，随着晶体管尺寸按比例缩小，晶体管的电容趋于减小。
具体地，可以修改LNA的噪声特性。一般地，被建模为线性双端口放大器的LNA的小信号特性由一组网络参数(四个复数，例如，s-参数)和四个噪声参数(在固定频率下)确定。噪声参数的具体形式可以取决于应用而变化。
端接于复阻抗ZGEN的LNA的噪声温度TE可以表示为TE＝TMIN[1+(NT0/TMIN)|ZGEN-ZOPT|2/(Re{ZGEN}Re{ZGEN})]，其中TMIN是可实现的最小噪声温度，ZOPT是最小化总噪声的生成器阻抗，T0是参考温度(例如290K)，并且N是灵敏度因子。在一些实施方式中，NT0/TMIN可以在1/4和1/2之间。
给定该表达式，通过将LNA(或者，在各种实施方式中，LNA的一级或者LNA中包括的晶体管)与等于ZOPT的ZGEN端接，可以最小化噪声(即，被设置为值TMIN)。LNA的组件可以被设计为具有与期望的ZGEN(例如，耦接到LNA的器件的已知阻抗)相匹配的特定ZOPT。实际上，可能还有其他的考虑。例如，可能需要考虑网络和噪声参数的频率依赖性、或者在匹配网络中可能存在带宽和损耗(例如，反射损耗)之间的折衷。
在一些情况下，可能期望将LNA的输入级晶体管端接在ZOPT中，并且给定该固定参数，可以调整其他组件或系统参数。在一些实施方式中，为了降低功耗，可以减小晶体管尺寸和/或偏置点。在一些情况下，较小的晶体管尺寸允许偏置点相应降低。
特别地，较小的半导体器件(包括半导体晶体管)可以具有相应较小的电容，这往往与器件尺寸成比例。这意味着可能需要在半导体器件和其它组件之间执行相应较大的阻抗变换，以维持阻抗匹配条件，包括上述噪声最小化阻抗条件。例如，如果电容C减小，则为了维持恒定的LC乘积，L(电感)可以相应地增加。在一些实施方式中，阻抗匹配可以提供其他益处，例如，跨频率范围内平坦化放大器增益。
然而，典型的片上电感器可能无法提供必要的高L值、或者可能无法为期望的频带提供高L值。例如，对于微波频率信号，由非超导金属图案形成的片上电感器在被缩放到例如提供几十nH的电感所必需的尺寸时，可能表现出有害的自谐振。
因此，如本公开中所述，在低温电路中，超导动态电感器可以与半导体器件集成，以在低温电路中提供足够高的阻抗来执行某些阻抗变换。
在一些实施方式中，如图1所示，电路器件100包括半导体晶体管102和阻抗匹配网络104。阻抗匹配网络104被配置为变换第一阻抗106以匹配预定的第二阻抗108。第一阻抗106是半导体晶体管102的输入阻抗，第二阻抗108是信号生成器110的阻抗。
阻抗匹配网络104包括动态电感器112。如下面进一步详细讨论的，动态电感器112可以被实施为超导体材料的薄膜。
图2示出了根据本公开的另一种实施方式。在此示例中，电路器件200包括半导体晶体管202和阻抗匹配网络204，阻抗匹配网络204包括动态电感器212。阻抗匹配网络204被配置为变换第一阻抗214以匹配预定的第二阻抗216。第一阻抗214是半导体晶体管202的输出阻抗，第二阻抗216是负载阻抗。
由于阻抗匹配网络104、204执行的阻抗变换，电路器件100、200产生的噪声可以降低(例如，降低到最小噪声值)，并且半导体晶体管102、202的尺寸可以按比例缩小，以降低功耗。
尽管图1-图2的示例被示为电路器件100、200仅包括阻抗匹配网络104、204和半导体晶体管102、202，但是在一些实施方式中，电路器件100、200可以包括其他组件，如下面进一步详细讨论的。例如，信号生成器110、210中的一个或两个可以被包括在电路器件100、200中。作为另一个示例，负载118、218可以被包括在电路器件100、200中，例如，负载118、218可以包括放大器电路的各级，在一些实施方式中包括一个或多个另外的半导体晶体管和/或阻抗匹配网络。
此外，尽管图1-图2的示例被示为包括半导体晶体管，但是在一些实施方式中，除了半导体晶体管之外，根据本公开的电路器件可以包括不同类型的半导体器件。例如，电路器件可以包括半导体二极管，并且包括动态电感器的阻抗匹配网络可以变换半导体二极管的输入阻抗或输出阻抗，以匹配预定的第二阻抗(例如，另一个半导体器件的阻抗、或者耦接到电路器件的电子元件的阻抗)。
在一些实施方式中，无源组件(例如，电容器和/或电阻器)可以被包括在电路器件100、200中。除了动态电感器之外，电路器件100、200(包括阻抗匹配网络104、204)可以包括其他电感器设计，例如掩埋在芯片中或芯片表面上的曲折非超导体金属薄膜。在一些实施方式中，电路器件100、200可以包括另外的节点，例如地节点和/或DC电压输入节点。
本公开中描述的任何实施方式(包括图1和图2的示例)都可以被实施为集成电路。集成电路可以包括多个堆叠层上的组件，并且包括作为超导体材料的薄膜的动态电感器。
如图3所示，芯片320包括其上形成有集成电路器件的层323a、323b、323c、323d的介电衬底321(例如，单晶硅或蓝宝石)。在一些实施方式中，芯片320包括放大器电路器件，并且与包括诸如量子位、检测器和/或半导体器件的器件的第二芯片对齐并接合(例如，倒装芯片(flip-chip)接合)，以放大来自第二芯片的信号。
层323a、323b、323c、323d包括各种组件，并且通过介电材料326的对应层彼此分离。介电材料326可以包括例如氧化硅、氮化硅或TEOS。
分布在芯片的不同层中的组件中的一个或多个可以通过一个或多个导孔互连(例如，导孔互连325a、325b)彼此耦接，该一个或多个导孔是通过介电材料326中的导孔形成的。其他互连(例如，互连327a、327b)连接芯片层内的组件。互连的位置可以取决于芯片组件的期望布线布局。
在一些实施方式中，互连包括超导体材料，例如Nb、NbN、TiN和NbTiN中的一种或多种。在一些实施方式中，超导互连可以被配置为具有比被包括在芯片的阻抗匹配网络中的动态电感器的动态薄层电感(kinetic sheet inductance)更低的动态薄层电感。在一些实施方式中，互连包括非超导体金属(例如，铜)。
芯片320包括层323b中的半导体晶体管322，在此示例中，半导体晶体管322是双极结晶体管，包括n掺杂半导体发射极331、p掺杂半导体基极330和n掺杂半导体发射极329。
半导体晶体管322被配置为在与超导性兼容的低温下操作。在一些实施方式中，半导体晶体管是异质结双极结晶体管(HBT)。例如，半导体晶体管322可以是SiGe HBT(例如，BICMOS SiGe晶体管)。在一些实施方式中，电路可以包括半导体场效应晶体管，例如CMOS场效应晶体管或GaAs场效应晶体管。电路器件中包括的双极晶体管可以是npn或pnp、或者其他掺杂配置。
如上所述，在一些实施方式中，电路可以包括除了半导体晶体管之外的类型的半导体器件，例如半导体二极管，并且阻抗匹配网络可以变换其他类型的半导体器件的阻抗。电路可以包括例如CMOS二极管或SiGe二极管。
注意，半导体晶体管322作为简单的示例在图3中示意性地示出。本公开中描述的任何半导体器件都可以根据各种设计并使用各种不同的材料来实施。
芯片320包括分别在材料堆叠的层323b和323c中的两个超导体材料薄膜328a、328b。当超导体材料处于超导状态时，两个薄膜328a、328b表现出动态电感，并且作为一个或多个阻抗匹配网络的一部分操作。在一些实施方式中，可以在单个层中提供表现出动态电感并作为一个或多个阻抗匹配网络的一部分操作的多个薄膜。例如，超导体材料薄膜可以跨整个晶片沉积，然后被图案化以形成多个独立的动态电感器。
超导体(也被称为超导体材料)可以被理解为在超导临界温度TC处或在超导临界温度TC以下表现出超导性质的材料。因此，超导结构(诸如超导互连和超导薄膜)是由在超导临界温度处或超导临界温度以下表现出超导性质的材料形成的。
在超导动态电感器中，也作为超导电流的电荷载体的库珀对(Cooper pair)与有限的电感相关联。对于某些频率，这种有限的动态电感在超导体中比在非超导体中大得多，至少是因为库珀对在超导体中的散射时间长(接近于无穷)。
超导体材料可以包括例如TiN或TaN。在一些实施方式中，超导体材料被选择为具有高于约10K的临界温度TC，在一些实施方式中，与使用较低TC超导体的电路器件相比，这可以允许电路器件在更高的温度下操作、或者可以改善电路器件的噪声特性或功率耗散特性。具有高于约10K的TC的超导体材料的示例包括NbN和NbTiN。
超导体材料的薄膜328a、328b或者本公开中描述的提供动态电感的任何超导体材料的薄膜，可以由每单位平方的动态电感来表征，每单位平方的动态电感取决于薄膜的厚度。在一些实施方式中，薄膜的厚度在约1nm和约100nm之间。在一些实施方式中，薄膜的厚度在约1nm和约20nm之间。薄膜的动态电感可以与厚度成反比，使得较薄的薄膜可以表现出增加的动态薄层电感。
本公开中描述的任何超导体薄膜的每单位平方的动态电感可以至少取决于通过超导体薄膜的电信号的频率、超导体薄膜的温度和通过超导体薄膜的电流的幅度。
在一些实施方式中，对于微波信号，例如频率在约300MHz和约300GHz之间的信号，每单位平方的动态电感在约1pH和约200pH之间。
尽管每单位平方的动态电感可能取决于通过超导体薄膜的电流的幅度，但是对于小电流(在一些实施方式中，对于电流与超导体材料的临界电流或解耦电流的小比率)，距每平方动态电感的零电流值的偏差可能很小。在一些实施方式中，当通过超导体薄膜的电流具有小于超导体材料的解耦电流的约5％的幅度时，对于微波信号，每单位平方的动态电感在约1pH和约200pH之间。
每单位平方的动态电感也可以至少通过动态电感的相干长度依赖性(length-dependence)和渗透率依赖性(permeability-dependence)而依赖于温度。对于低的温度，这种温度依赖性可能很小。例如，在一些实施方式中，当超导体材料处于0K和超导体材料的临界温度的约一半之间的温度时，对于微波信号，每单位平方的动态电感在约1pH和约200pH之间。
在一些实施方式中，对于微波信号，每个薄膜328a、328b的总动态电感可以在约1nH和约100nH之间。
尽管在图3的示例中，超导体薄膜328a、328b被示为在芯片320的不同层中，但是在一些实施方式中，不同的超导体薄膜(充当不同的动态电感器)可以位于芯片的同一层中。在各种实施方式中，如图3的示例所示，可以在芯片的表面上、芯片的底层中或芯片的中间层中提供动态电感器。
在一些实施方式中，芯片的下层(例如，芯片的底层)可以包括多个半导体器件(例如，芯片中包括的半导体器件的大多数、或者芯片中包括的所有半导体器件)。可以在多个半导体器件上方的多个层中提供其他器件(例如，金属和/或超导互连、无源器件和动态电感器)。
如图3所示，超导体薄膜328a、328b经由互连327a耦接到半导体晶体管322的基极330。如下面参考图6所讨论的，动态电感器和半导体晶体管的这种特定配置可以提供优点。在各种实施方式中，动态电感器和半导体晶体管之间(包括耦接在它们之间的组件)的任何连接的配置都在本公开的范围内。
此外，超导体薄膜328a、328b通过其他互连耦接到无源电路组件320，该无源电路组件320被示意性地示出，并且可以包括例如电阻器、电容器或非超导电感器。在本公开中描述的任何无源电路组件可以被实施为芯片中或芯片表面上的掩埋器件。根据已知的集成电路组件设计，无源组件可以包括一个或多个材料(例如，半导体、金属和/或介电)薄膜，并且可以具有各种结构。
在图3的示例中，晶体管集电极331通过另一互连耦接到芯片320的表面334上的组件。例如，表面344上的组件可以包括DC电源组件、公共地薄膜、超导地平面、其他无源或有源电路组件、或者到其他器件的端口和引线。例如，如图3所示，引线337可以将芯片320耦接到单独的芯片(例如，包括量子位的芯片)、或者引线337可以耦接到芯片320的另一部分。
在一些实施方式中，可以在表面334上提供屏蔽层(例如，由超导体材料形成的屏蔽层)，在一些实施方式中，屏蔽层还覆盖芯片320的侧壁(例如，包括多层介电材料的区域的侧壁335)。屏蔽层可以被配置为屏蔽芯片320的组件免受外部电磁场的影响和/或屏蔽其他器件免受芯片320生成的电磁场的影响。在一些实施方式中，屏蔽层可以被包括在芯片内部的材料堆叠中。在一些实施方式中，屏蔽层可以被图案化以与芯片的其他组件和/或材料对齐。
动态电感器的超导体材料中的光吸收或与动态电感器的超导体材料的相互作用可能会来带不期望的影响。例如，光可能破坏动态电感器的局部超导性、或者光可能产生调制动态电感器的电感的准粒子。因此，在本公开中描述的任何实施方式中，电路器件可以包括被配置为通过形成动态电感器的超导体薄膜来减轻光电探测的特征。作为一个示例，电路器件可以被配置为使得在操作期间，通过超导体薄膜的电流具有低于薄膜的超导体材料的临界电流的约10％的幅度。这可以通过防止光子吸收时的雪崩效应来降低超导体薄膜中的光子吸收效应。
在本公开描述的任何实施方式中，电路器件可以包括不透明层，以减少通过芯片进入超导体材料的光子透射。例如，如图3所示，成对的不透明层336、338分别位于超导体材料的薄膜328a、328b的上方和下方，以阻挡否则可能穿过芯片320进入薄膜328的光子。在一些实施方式中，不透明层可以由金属构成。在一些实施方式中，不透明层可以由超导体材料组成，其可以与用于动态电感器的超导体材料相同或者可以是不同的超导体材料。不透明层可以具有与超导体薄膜相同或相似的形状，以在超导体薄膜的整个长度上(例如，沿着超导体薄膜的曲折)覆盖超导体薄膜。在一些实施方式中，不透明层可以是覆盖层(blanketlayer)，例如，不透明层可以跨材料堆叠的层延伸，而不被图案化以与动态电感器对齐。
由于包含不透明层，芯片的一部分包括三个彼此堆叠的薄膜(金属-超导体-金属或超导体-超导体-超导体)，薄膜之间有介电材料。这种设计可以被称为层的带状线(stripline)配置。
本公开中使用的“不透明”至少是指阻挡或基本上阻挡光通过的材料，该光可能被动态电感器的超导体材料吸收或与动态电感器的超导体材料显著相互作用。例如，不透明薄膜可能防止红外范围和太赫兹范围之间的光的光透射。
图3仅示出了芯片320中包括的若干组件的简单示例示意图。如箭头(例如，箭头336)所示，在本公开描述的任何实施方式中，图3中所示的示例组件可以进一步耦接到图3中未示出的其他组件，其可以包括例如其他半导体晶体管或其他半导体器件、具有动态电感的其他超导体薄膜和其他无源组件。芯片可以包括用于接收和发送信号的输入和输出(例如，耦接端口)。芯片可以包括用于将操作电压(例如，DC电压)分配给掩埋组件的供电组件。组件可以在深度上(例如，在多个掩埋层中)和/或在两个横向维度上分布在整个芯片中。
此外，图3中所示的组件的具体布置仅是示例性的。包括至少一个半导体晶体管和一个超导动态电感器的电路器件可以被配置为具有多种不同的组件布置和组件之间的耦接方式。图6示出了放大器的示例电路。
在一些实施方式中，半导体晶体管和动态电感器在芯片中的集成提供了优于例如两个组件位于分离的芯片或衬底中的情况的优点。芯片到芯片耦接可能具有高寄生电容(例如，由于芯片之间的导线或电缆、或者由于与芯片内连接相比芯片之间相对较长的距离)，这可能引入增加的信号损耗或噪声。较高的电容也可能限制用于信号传输的带宽。因为半导体晶体管和动态电感器被集成到同一芯片中，所以寄生电容减小，并且损耗和/或信号噪声可以减小。
如本公开中所述的，超导动态电感器与半导体晶体管一起集成在芯片中的集成电路中。为了制造集成电路，超导体材料沉积和制造可以与半导体、介电和金属材料沉积和制造集成在一起，使得动态电感器的超导体材料分布在堆叠的一个或多个层中，该堆叠还包括非超导体互连、接触、介电层、无源组件和有源(例如半导体器件)组件。
图4A-图4F示出了在单个芯片中集成超导动态电感器和半导体晶体管的制造方法的示例。
如图4A所示，在介电衬底460的表面462上，沉积介电层464。介电层464可以通过多种方法()沉积，包括例如物理气相沉积(例如，蒸发(evaporation)或溅射(sputtering))、化学气相沉积或原子层沉积。
如图4B所示，执行一系列工艺步骤以在介电层464中制造SiGe异质结双极晶体管466。这些步骤可以包括高温退火、蚀刻(例如，湿法蚀刻或干法蚀刻，诸如等离子体蚀刻)、剥离、物理掩蔽、光刻和/或电子束光刻、材料沉积方法(包括物理气相沉积、化学气相沉积、原子层沉积)、外延生长(例如，分子束外延)、抛光(例如，化学、机械和/或化学机械抛光)以及使用例如离子束注入的掺杂，以及其他可能的制造方法。
制造的晶体管466包括集电极468、基极470和发射极472。如上所述，示意性地示出了晶体管466。如实际实施的，本公开中描述的任何半导体晶体管可以包括各种器件结构和材料，包括高掺杂多晶硅区域、内部氧化物和/或氮化物区域、掩埋SiGe区域(例如，掩埋SiGe基极)和硅化物接触区域。半导体晶体管处理可以包括浅沟槽隔离和深沟槽隔离。
在一些实施方式中，本公开中包括的半导体晶体管可以具有约10nm至约10μm的横向尺寸。
同样如图4B所示，在制造晶体管466之前、期间或之后，使用如上所述的沉积技术提供第一超导体材料薄膜467。图4B中所示的第一薄膜467可以被图案化，例如，可以沉积、选择性掩蔽和蚀刻超导体材料的覆盖层，以产生空间上受限的第一薄膜467。
如图4C所示，提供另外的介电材料464，并且在介电材料464中形成导孔476。这些导孔476可以使用上述制造技术中的一种或多种来形成。
如图4D所示，互连478被提供并被图案化以接触晶体管466的部分并将晶体管466耦接到电路的其他部分(未示出)。互连可以被配置为耦接多层之间的组件或者耦接一层内的组件。
如图4E所示，直接在第一超导体薄膜467上提供第二超导体薄膜480。第二超导体薄膜480被配置为连接到互连478。第二超导体薄膜480可以用作动态电感器，例如，超导体薄膜480可以是被配置为变换晶体管466的输出阻抗以匹配特定值的阻抗匹配网络的一部分。
如图4F所示，提供另外的介电材料464，在穿过介电材料464的导孔中提供附加的互连481(例如，将第二超导体薄膜480耦接到另一个组件，未示出)，并且提供第三超导体薄膜482，其与第一超导体薄膜467和第二超导体薄膜480横向对齐。在这种带状线配置中，第一超导体薄膜467和第三超导体薄膜482可以充当不透明层，以减少到第二超导体薄膜480中的光子透射，第二超导体薄膜480表现出动态电感并耦接到电路中。第一超导体薄膜467和第三超导体薄膜482可以但不是必须耦接到电路。在一些实施方式中，第一超导体薄膜467和第三超导体薄膜482可以比用作动态电感器的第二超导体薄膜480宽，以更有效地阻挡光。
当超导动态电感器被集成到芯片中时，动态电感器可能在器件操作期间、例如通过动态电感器和其他组件之间的引线变热。发热可能导致超导性的损失或动态电感特性的调制。至少由于这个原因，如上所述，可以使用相对高TC的超导体材料。
在一些实施方式中，为了减轻超导体发热，动态电感器可以与有源电路组件(例如，半导体晶体管)和/或耗散大量热量的电路组件(例如，承载大量DC电流的无源电路组件)分开。在一些实施方式中，动态电感器可以与有源电路组件分开约10μm到约1mm。在一些实施方式中，为了减轻超导体发热，可以使用非超导体金属将热量从动态电感器传导出去。
如参考图3-图4F所述的，在一些实施方式中，动态电感器被实施为超导体材料的薄膜。图5示出了被配置为形成动态电感器的超导体材料的示例薄膜的俯视图。在此示例中，动态电感器540包括以一系列曲折(例如，曲折544a、544b)布置的超导体材料的薄膜542。曲折可以增加能够适合给定区域的薄膜长度，从而增加薄膜的动态电感(即，忽略自谐振和其他非理想效应，与薄膜长度成比例)。在一些实施方式中，用作动态电感器的超导体材料的薄膜可以包括2到100个曲折。可以在平行于局部电流的方向上测量本公开中使用的“长度”。
在一些情况下，在包括由薄膜形成的动态电感器的电路器件的操作期间，当超导体材料的薄膜的长度与穿过该薄膜的信号的波长相当时，自谐振可能发生。自谐振可能降低动态电感器的电感。因此，在本公开中描述的任何实施方式中，超导体材料的薄膜可以被配置为当薄膜处于超导状态时具有小于透过薄膜的微波信号波长的约10％的长度。在本公开中描述的任何实施方式中，超导体材料的薄膜可以被配置为具有约1μm和约200μm之间的长度。
在本公开中描述的任何实施方式中，超导体材料的薄膜可以具有在约10nm和约200nm之间的宽度(例如，图5中的宽度548)。薄膜的动态电感可以与宽度成反比，使得较窄的薄膜可以表现出增加的动态电感。
在本公开中描述的任何实施方式中，动态电感器的外部测量长度或外部测量宽度可以在约1μm和约50μm之间。例如，图5中的尺寸550、552可以在约1μm和约50μm之间。
在一些实施方式中，动态电感器可以包括除了超导体材料的薄膜之外的元件或者与这些元件集成在一起。这些元件可以将动态电感器耦接到电路器件的其他部分、或者可以增强动态电感器的电子特性。在图5的示例中，围绕超导体材料的薄膜542的外围设置了地环546。地环546可以限定电流的地返回路径。在各种实施方式中，地环可以包括超导体材料和/或非超导体材料。在一些实施方式中，地环可以在与对应的动态电感器不同的层上，例如，带状线配置中的屏蔽层可以提供地返回路径。
图6示出了根据当前公开的一种可能实施方式的电路器件的示例。尽管图6示出了可以被包括在根据本公开的实施方式中的若干设计特征，但是这仅是示例性的，并且多种其他电路设计也在本公开的范围内。
如图6所示，被设计用于在低温下操作的放大器电路600包括多个超导动态电感器(例如，动态电感器602)，由阴影电感器符号指示。放大器600还包括：多个非动态电感器(例如，非动态电感器604a、604b、603c)，其在一些实施方式中可以由非超导体金属构成；多个电容器(例如，电容器606)；多个电阻器608；和多个半导体晶体管610a、610b、610c。
如上所述，这些组件中的任何或所有都可以一起集成为单个芯片中的集成电路，这可以提供操作优点。在一些实施方式中，组件中的一个或多个可以位于第二芯片中或第二芯片上，并且耦接到放大器电路600的其他组件。例如，在一些实施方式中，可以在第一芯片中或第一芯片上制造超导动态电感器，可以在第二芯片中或第二芯片上制造半导体晶体管，并且两个芯片可以接合在一起(例如，倒装芯片凸块接合)。
放大器电路600还包括输入端口612、DC电压轨道614、多个地节点(例如，地节点616)和输出端口618。
各种组件参数都在本公开的范围内。在一些实施方式中，轨道614处的电源电压可以在约10mV和约1V之间。在一些实施方式中，每个动态电感器可以具有约1nH和约100nH之间的电感。在一些实施方式中，每个非动态电感器可以具有在约0.1nH和约10nH之间的电感。在一些实施方式中，每个电容器可以具有在约10fF和约20pF之间的电容。在一些实施方式中，每个电容器可以具有在约10fF和约100pF之间的电容。在一些实施方式中，每个电阻器608可以具有约1Ohm到500MOhm之间的电阻。
在一些实施方式中，放大器电路600可以被配置为放大具有约1GHz和约10GHz之间的频率的信号。在一些实施方式中，放大器电路可以被配置为放大具有微波频率的信号。
在一些实施方式中，放大器电路的DC功耗可以在约10μW和500μW之间。
其他电路器件实施方式可以具有不同的参数值。例如，如果半导体晶体管的尺寸减小，则电源电流(例如，集电极电流)可以减小，并且(通过对动态电感器的设计的修改)动态电感器的电感可以相应地上升以维持阻抗匹配。晶体管尺寸的减小和/或电源电流的减小也可以降低电路器件的DC功耗。
放大器器件600包括三个放大级616a、616b、616c和三个阻抗匹配网络618a、618b、618c。每个放大级616a、616b、616c包括在电源电压轨道614和放大晶体管610a、610、610c之间的各自的LC或RLC网络617a、617b、617c。LC或RLC网络可以作为各自阻抗匹配网络的一部分操作。每个晶体管610a、610b、610c在晶体管的基极处相应的DC偏置端口611a、611b、611c处被偏置。在各种实施方式中，级的数量和/或阻抗匹配网络的数量可以多于三个或少于三个。
第一阻抗匹配网络618a连同第一发射极电感604a被配置为变换半导体晶体管610a的输入阻抗，以匹配输入端口612处呈现的阻抗。输入端口612处呈现的阻抗可以是例如信号生成器或信号载波组件的输出阻抗。例如，在一些实施方式中，输入端口612处呈现的阻抗可以是同轴电缆的输出阻抗。在一些实施方式中，使用阻抗匹配网络匹配的阻抗可以是约50Ohm。
在一些实施方式中，输入端口612处呈现的阻抗不是任意值。相反，如上所述，晶体管610a可以(例如，通过选择晶体管610a的尺寸)被设计为使得输入端口612处呈现的阻抗是ZOPT，该阻抗最小化由晶体管610a放大的信号的噪声。在本公开中描述的任何实施方式中，阻抗匹配网络618a可以被配置为变换第一阻抗以匹配最小化电路器件的噪声的第二阻抗。
第二阻抗匹配网络618b被配置为变换晶体管610a的输出阻抗以匹配晶体管610b的输入阻抗。在一些实施方式中，如上所述，这种匹配可以降低放大器器件600的噪声。在一些实施方式中，第二阻抗匹配网络618b(其可以被称为“内部”阻抗匹配网络，因为第二阻抗匹配网络618b匹配放大器电路600的组件之间的阻抗)可以通过减少晶体管610a和610b之间的阻抗失配来跨频率范围平坦化放大器电路600的增益。
第二阻抗匹配网络618b包括两个动态电感器602。在各种实施方式中，阻抗匹配网络可以包括一个、两个或两个以上的动态电感器。第二阻抗匹配网络618b还包括RLC网络617a的无源组件、两个其他电容器、另一个电阻器(耦接到DC偏置端口611b)和另一个非动态电感器。
第三阻抗匹配网络618c被配置为变换晶体管610b的输出阻抗以匹配晶体管610c的输入阻抗，执行针对第二阻抗匹配网络618b描述的功能。第三阻抗匹配网络除了动态电感器之外，还包括两个电容器、一个非动态电感器和一个电阻器。
由于动态电感器的阻抗值(与其他片上电感器类型相比)相对较高，因此阻抗匹配网络618a、618b、618c能够执行比替代地使用其他电感器类型更大的阻抗变换。动态电感器被配置为(例如，基于对动态电感器的超导体材料和超导体薄膜的几何参数的选择中的至少一个)变换阻抗，以满足可以改善电路性能的阻抗匹配条件。
如图6所示，每个阻抗匹配网络包括耦接到动态电感器的电容器。在一些实施方式中，电容器可以直接耦接到晶体管基极和动态电感器，如针对第二级616b和第三级616c中的电容器所示的。在本公开中描述的任何实施方式中，阻抗匹配网络中的电容器可以被配置为具有有助于阻抗匹配的电容，例如未维持LC乘积的电容C，其中L是也在阻抗匹配网络中的一个或多个动态电感器的电感。
在放大器电路600中，以及在本公开中描述的任何实施方式中，动态电感器可以位于电路器件中，使得显著的电流不会通过动态电感器。这种设计特征可以提供若干优点。首先，这种设计特征可以通过减少耦接到动态电感器的显著功耗组件的数量来减少传递到动态电感器的热量(并因此维持超导性和/或维持恒定电感特性)。此外，这种设计特征可以减少通过动态电感器的高电流的可能负面影响，例如超导性的损失和/或电感特性的改变。
根据本公开，通过电路器件中每个动态电感器的电流量取决于特定的实施方式。在一些实施方式中，动态电感器并入到电流路径中，其中电流在约0μA和约1μA之间。亚微安电流可以允许动态电感器表现得更加线性和/或更加可预测。
为了维持通过动态电感器的小电流，在本公开中描述的任何实施方式中，电路器件中的超导动态电感器可以位于不承载显著DC电流的电流路径上。例如，图6的放大器电路600中的所有动态电感器都位于汲取约0nA至100nA电流的电流路径上。在一些实施方式中，动态电感器可以位于通向半导体晶体管的基极或栅极的电流路径上，该电流路径可能不汲取显著电流。也可以使用其他电路配置来维持通过动态电感器的小电流值。
在一些实施方式中，对于具有微波频率的信号，例如，对于具有约1GHz和约10GHz之间的频率的信号，包括半导体晶体管和包括超导动态电感器的阻抗匹配网络的低温放大器电路可以具有约10dB和约60dB之间的增益。例如，对于具有微波频率的信号或者对于具有约1GHz和约10GHz之间的频率的信号，放大器电路的噪声温度可以在放大器电路被配置为起作用的频率范围内维持在约0.5K和约5K之间。图7示出了如图6所示的放大器电路的一个示例的模拟噪声温度的示例。
如前所述，尽管图6示出了电路器件包括双极结晶体管，但是在一些实施方式中，可以使用场效应晶体管(例如，MOSFET)来代替双极结晶体管或者除了双极结晶体管之外还使用场效应晶体管。当使用场效应晶体管时，本公开中对晶体管“基极”的引用可以适用于场效应晶体管的栅极。
尽管本公开有时涉及放大器电路器件，但是在一些实施方式中，本公开中描述的电路器件可以用于其他电路应用，例如滤波或其他信号处理方法。
在一些实施方式中，在本公开中描述的电路器件可以耦接到量子计算器件，例如量子位。例如，传输线(例如，集成到与电路器件相同的芯片中的超导传输线)可以承载来自量子位的读出信号作为放大器电路的输入，该放大器电路包括半导体晶体管和包括动态电感器的阻抗匹配网络。放大器电路可以放大读出信号并将读出信号输出到其他(例如，非低温)电子器件。
在一些实施方式中，本公开中描述的电路器件可以为量子电路组件(例如，量子位和量子位耦接器)提供控制信号。控制信号可以以数字和/或模拟形式提供。
本公开中使用的“低温”至少指超导体材料(例如，本公开中描述的和/或集成到本公开中描述的电路器件中的超导体材料)在大气压或近大气压下变成超导的温度。
尽管本说明书包含多个具体的实施方式细节，但是这些不应被解释为对所要求保护的范围的限制，而是对特定实施方式所特有的特征的描述。本说明书中在独立实施方式的上下文中描述的某些特征也可以在单种实施方式中组合实施。相反，在单种实施方式的上下文中描述的各种特征也可以在多种实施方式中单独实施或者以任何合适的子组合实施。
此外，尽管特征可能在上面被描述为在某些组合中起作用，并且甚至最初是如此要求保护的，但是来自所要求保护的组合的一个或多个特征在一些情况下可以从该组合中被删除，并且所要求保护的组合可以针对子组合或子组合的变型。
已经描述了主题的特定实施例。其他实施例在所附权利要求的范围内。例如，权利要求中所述的动作可以以不同的次序来执行，并且仍然可以获得期望的结果。作为一个示例，附图中描绘的过程不一定需要所示的特定次序或顺序次序来实现期望的结果。

Claims (25)

1.一种电路器件，包括：
半导体器件，以及
阻抗匹配网络，其中，所述阻抗匹配网络包括形成电路器件的至少一个电感器的超导体材料，其中，当处于超导状态时，所述超导体材料表现出每单位平方的动态电感，并且
其中，所述阻抗匹配网络被配置为在电路器件的操作期间，变换半导体器件的阻抗以匹配预定的第二阻抗。
2.根据权利要求1所述的电路器件，其中，所述电路器件是放大器。
3.根据任一前述权利要求所述的电路器件，其中，所述半导体器件是半导体晶体管。
4.根据权利要求3所述的电路器件，其中，所述半导体器件的变换后阻抗是半导体晶体管的输出阻抗。
5.根据权利要求4所述的电路器件，包括第二半导体晶体管，其中，所述预定的第二阻抗是第二半导体晶体管的输入阻抗。
6.根据权利要求3所述的电路器件，其中，所述半导体晶体管是异质结双极晶体管或场效应晶体管。
7.根据任一前述权利要求所述的电路器件，其中，所述预定的第二阻抗是降低电路器件的噪声的阻抗。
8.根据任一前述权利要求所述的电路器件，其中，所述预定的第二阻抗是耦接到电路器件的电气元件的阻抗。
9.根据权利要求8所述的电路器件，其中，所述电气元件包括同轴电缆。
10.根据任一前述权利要求所述的电路器件，其中，所述预定的第二阻抗约为50Ohm。
11.根据任一前述权利要求所述的电路器件，其中，所述半导体器件和所述至少一个电感器被形成为集成在单个芯片中的集成电路的一部分。
12.根据权利要求11所述的电路器件，其中，所述单个芯片包括在介电材料中以各自的高度掩埋的多个金属层，
所述金属层中的至少第一金属层包括耦接到半导体器件的接触迹线，
所述金属层中的至少第二金属层包括超导体材料。
13.根据权利要求11所述的电路器件，其中，所述单个芯片包括超导体材料上方的第一层和超导体材料下方的第二层，
其中，第一层和第二层包括不透明材料。
14.根据权利要求13所述的电路器件，其中，第一层和第二层包括第二超导体材料。
15.根据任一前述权利要求所述的电路器件，其中，所述阻抗匹配网络包括耦接到至少一个电感器的电容器。
16.根据权利要求15所述的电路器件，其中，所述半导体器件是半导体晶体管，并且其中，所述电容器耦接到半导体晶体管的基极。
17.根据任一前述权利要求所述的电路器件，其中，对于微波信号，每平方的动态电感在约1pH和约200pH之间。
18.根据权利要求17所述的电路器件，其中，当通过至少一个电感器的电流具有小于超导体材料的解耦电流的约5％的幅度时，对于微波信号，每平方的动态电感在约1pH和约200pH之间。
19.根据权利要求17所述的电路器件，其中，当超导体材料处于0K和超导体材料的临界温度的约一半之间的温度时，对于微波信号，每平方的动态电感在约1pH和约200pH之间。
20.根据任一前述权利要求所述的电路器件，其中，对于微波信号，所述至少一个电感器的总动态电感在约1nH和约100nH之间。
21.根据任一前述权利要求所述的电路器件，其中，所述至少一个电感器具有在约1μm和约50μm之间的尺寸。
22.根据任一前述权利要求所述的电路器件，其中，所述至少一个电感器包括具有曲折形状的超导体材料的薄膜，所述曲折形状具有二和五十个之间的曲折。
23.根据任一前述权利要求所述的电路器件，其中，所述电路器件耦接到量子位。
24.一种低温放大器电路，包括：
多个半导体晶体管；以及
阻抗匹配网络，其耦接到多个半导体晶体管中的第一半导体晶体管，所述阻抗匹配网络包括包含超导体材料的至少一个动态电感器，
其中，所述超导体材料在处于超导状态时表现出每单位平方的动态电感，并且
其中，所述低温放大器电路的阻抗匹配预定的第二阻抗。
25.根据权利要求24所述的低温放大器电路，其中，所述阻抗匹配网络包括耦接到至少一个动态电感器和第一半导体晶体管的基极的电容器，并且其中，所述低温放大器电路包括：
LC网络或RLC网络，耦接到第一半导体晶体管的集电极；以及
地节点，耦接到第一半导体晶体管的发射极。
CN202180055032.XA 2020-07-21 2021-07-20 使用动态电感器的阻抗匹配 Pending CN116076173A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202063054277P 2020-07-21 2020-07-21
US63/054,277 2020-07-21
PCT/US2021/042390 WO2022020361A1 (en) 2020-07-21 2021-07-20 Impedance matching using kinetic inductors

Publications (1)

Publication Number Publication Date
CN116076173A true CN116076173A (zh) 2023-05-05

Family

ID=77338836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180055032.XA Pending CN116076173A (zh) 2020-07-21 2021-07-20 使用动态电感器的阻抗匹配

Country Status (6)

Country Link
US (1) US20220029589A1 (zh)
EP (1) EP4169160A1 (zh)
CN (1) CN116076173A (zh)
AU (1) AU2021312806B2 (zh)
CA (1) CA3186877A1 (zh)
WO (1) WO2022020361A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024054459A2 (en) * 2022-09-06 2024-03-14 PsiQuantum Corp. Resettable photon number resolving detector

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002174B2 (en) * 2001-12-18 2006-02-21 D-Wave Systems, Inc. Characterization and measurement of superconducting structures
US9484222B2 (en) * 2014-02-19 2016-11-01 Freescale Semiconductor, Inc. Semiconductor devices, semiconductor device packages, and packaging techniques for impedance matching and/or low frequency terminations
US9520180B1 (en) * 2014-03-11 2016-12-13 Hypres, Inc. System and method for cryogenic hybrid technology computing and memory
US10740688B2 (en) * 2016-03-11 2020-08-11 Rigetti & Co, Inc. Impedance-matched microwave quantum circuit systems
US10491178B2 (en) * 2017-10-31 2019-11-26 Northrop Grumman Systems Corporation Parametric amplifier system

Also Published As

Publication number Publication date
AU2021312806A1 (en) 2023-03-02
CA3186877A1 (en) 2022-01-27
AU2021312806B2 (en) 2024-04-18
WO2022020361A1 (en) 2022-01-27
EP4169160A1 (en) 2023-04-26
US20220029589A1 (en) 2022-01-27

Similar Documents

Publication Publication Date Title
CN102576692B (zh) 具有背侧体区连接的绝缘体上半导体
EP0741414B1 (en) Monolithic microwave integrated circuit and method
US9105681B2 (en) Method for forming deep silicon via for grounding of circuits and devices, emitter ballasting and isolation
Masuda et al. An over-110-GHz InP HEMT flip-chip distributed baseband amplifier with inverted microstrip line structure for optical transmission system
EP3580702A1 (en) Integrating circuit elements in a stacked quantum computing device
US20210202474A1 (en) Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
US11056483B2 (en) Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
EP3688796B1 (en) Fabrication of apparatus including superconducting wiring layers and interconnects
AU2021312806B2 (en) Impedance matching using kinetic inductors
US20230207557A1 (en) Microwave integrated circuits including gallium-nitride devices on silicon
Laemmle et al. Directional couplers from 30 to 140GHz in silicon
CN210111946U (zh) 一种微波信号分路器
Kraemer et al. Traveling-wave amplifiers in transferred substrate InP-HBT technology
JP4152778B2 (ja) 超伝導システムおよび超伝導回路チップ
Park et al. 200-mm Si CMOS Process-Compatible Integrated Passive Device Stack for Millimeter-Wave Monolithic 3-D Integration
Pekarik et al. Challenges for Sige Bicmos in Advanced-Node SOI
US8344430B2 (en) Multiple substrate electrical circuit device
WO2023100058A1 (en) A high electron mobility transistor with source and drain electrodes below the channel
Brandon Making a Back-Illuminated Imager With Back-Side Contact and Alignment Markers
Pain Making a Back-Illuminated Imager with Back-Side Contact and Alignment Markers
JP2007035809A (ja) 半導体装置及びその製造方法
JPH0577351B2 (zh)

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination