CN116072718A - 环栅自旋量子器件、半导体器件及制备方法 - Google Patents
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Abstract
本发明提供一种环栅自旋量子单元，包括：纳米线，由半导体材料形成；多个环形栅，沿所述纳米线间隔分布，所述环形栅由导电材料环绕所述纳米线形成；以使相邻两个环形栅之间的纳米线形成一个量子比特。本发明提供的环栅自旋量子单元，能够提供一种小尺寸的自旋量子单元，以使集成的用于量子计算的半导体器件尺寸降低，集成度提高。
Description
技术领域
本发明涉及量子计算技术领域，尤其涉及一种环栅自旋量子单元、半导体器件及制备方法。
背景技术
基于电子自旋的硅基量子器件由于单器件尺寸小、保真度高、退相干时间长而受到广泛重视。同时，硅基量子器件和传统的半导体工艺兼容，便于利用当代的先进半导体工艺和计算机辅助设计(EDA)进行大规模集成和设计。然而，目前的自旋量子器件主要采用平面结构，电极占据空间大，在自旋扩散长度范围内(小于2微米)实现四个以上的自旋量子比特的相干耦合非常困难。此外，平面结构下，控制电极结构复杂，往往需要四个以上的电极相互配合才能实现对自旋量子比特的控制，控制效率低且复杂度高。同时，承载量子比特的二维电子气直接和基片接触，基片中的热噪音以及缺陷导致的电子声子噪音直接影响自旋量子比特操纵和读取的保真度。由于实现通用量子计算功能需要约108个量子比特，因此，降低单个自旋量子比特器件的尺寸以及提高其集成度成为自旋量子比特能否实现通用量子计算的关键。
发明内容
本发明提供的环栅自旋量子单元、半导体器件及制备方法，能够提供一种小尺寸的自旋量子单元，以使集成的用于量子计算的半导体器件尺寸降低，集成度提高。
第一方面，本发明提供一种环栅自旋量子器件，包括：
纳米线，由半导体材料形成；
多个环形栅，沿所述纳米线间隔分布，所述环形栅由导电材料环绕所述纳米线形成；以使相邻两个环形栅之间的纳米线形成一个量子比特。
可选地，所述半导体材料包括硅、硅-28、锗、砷化镓、硅锗、砷化镓铝、砷化镓铟及其掺杂物中的一种或两种以上的材料形成。
可选地，所述导电材料包括铜、铝、银、钴、钽、钛、钨、金、钌以及高掺杂的硅、硅-28、锗、硅锗、砷化镓中的一种或两种以上的材料。
可选地，所述纳米线的截面为圆形、椭圆形、菱形或方形，所述纳米线的截面面积为1nm2～0.25μm2。
可选地，所述环形栅沿所述纳米线轴向的宽度为1nm～2μm；相邻两个环形栅之间的间隔为1nm～2μm。
第二方面，本发明提供一种半导体器件，包括：
基板；
多个如上述任意一项所述环栅自旋量子器件，多个环栅自旋量子器件阵列设置，相邻两个自旋量子器件之间间隔设置；以使相邻的两个量子比特之间能形成量子纠缠；
支撑介质，设置在基板与所述环栅自旋量子器件之间以及相邻的环栅自旋量子器件之间，以对所述环栅自旋量子器件形成支撑。
可选地，相邻的两个纳米线间隔为10nm-1μm。
可选地，还包括金属层，所述金属层包括多条金属线，每条金属线与一个环形自旋量子器件的一个环形栅电连接。
可选地，所述金属线用于与电压源或者脉冲信号源电连接，以通过所述金属线向所述环形栅施加电压或者脉冲信号，通过所述电压或者脉冲信号实现对单个自旋量子比特的操纵、多个自旋量子比特之间相互作用的操纵以及每个自旋量子比特状态的读出。
第三方面，本发明提供一种半导体器件的制备方法，包括：
在基板上形成至少一层待刻蚀叠层，所述待刻蚀叠层包括由下向上依次形成的缓冲层和半导体层；
对所述待刻蚀叠层进行第一步光刻及刻蚀工艺，以形成多个平行间隔排列的条形叠层；
对所述条形叠层继续进行第二步光刻操作，在光刻操作过程中，涂胶后，条形叠层的间隔中充满光刻胶，同时条形叠层上表面也被光刻胶覆盖；
在所述涂胶后的条形叠层进行曝光和显影，以使所述条形叠层形成间隔的暴露区域；
对所述条形叠层区域进行湿法选择性刻蚀，以去除所述暴露区域中的缓冲层，使对应区域的半导体层形成环绕的暴露表面；
在所述半导体层的暴露表面形成环形栅。
可选地，在所述半导体层的暴露表面形成环形栅包括：
在所述半导体层的暴露表面依次形成高介电材料层和导电材料层，以形成环形栅。
在本发明提供的技术方案中，通过在纳米线上设置间隔的环形栅，通过控制不同栅电极上的电压，可以在相邻的两个栅电极之间囚禁一个电子。在50mK的低温下，由于库伦阻塞作用，两个栅电极之间仅能有一个电子存在，从而可以基于此电子实现一个自旋量子比特，同时也避免了多电子的干扰。为实现对自旋量子比特的操纵，需要在低温高磁场下，实现对自旋向上和自旋向下两个电子能级的分离。在存在一个外磁场梯度的情况下，当施加在环栅电极上的高频电信号频率满足电子自旋共振条件时，量子点内电子的自旋就会在自旋向上和向下之间不停转换。通过控制施加的高频信号的脉冲长度，就可以控制量子点内自旋的方向，从而实现自旋量子比特的操纵和初始化。当两个量子点之间的栅极无施加电压时，相邻两个量子点将通过直接耦合实现量子纠缠及量子逻辑门的操作。
附图说明
图1为本发明一实施例环栅自旋量子器件的结构示意图；
图2为本发明另一实施例环栅自旋量子器件的控制原理图；
图3为本发明另一实施例环栅自旋量子器件的信号时序图；
图4为本发明另一实施例半导体器件的断面示意图；
图5a至图11c为本发明另一实施例半导体器件的制备过程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种环栅自旋量子单元，如图1所示，包括：
纳米线300，由半导体材料形成；在一些实施例中，所述半导体材料包括硅、硅-28、锗、砷化镓、硅锗、砷化镓铝、砷化镓铟及其掺杂物中的一种或两种以上的材料形成的超晶格结构。例如，提供一个半导体材料集合，该半导体材料集合中包括了硅、硅-28、锗、砷化镓、硅锗、砷化镓铝、砷化镓铟等半导体材料，还包括了前述各种半导体材料的掺杂物，在选取半导体材料时，可以从半导体材料集合中选取种或两种以上的材料。
多个环形栅400，沿所述纳米线300间隔分布，所述环形栅400由导电材料环绕所述纳米线300形成；以使相邻两个环形栅之间的纳米线形成一个量子比特。在一些实施例中，所述导电材料包括铜、铝、银、钴、钽、钛、钨、金、钌以及高掺杂的硅、硅-28、锗、硅锗、砷化镓中的一种或两种以上的材料。例如，提供一个导电材料集合，该导电材料集合中可以包括金属材料，也可以包括非金属材料，例如，该导电材料集合中包括的金属材料可以为铜、铝、银、钴、钽、钛、金和钌等金属材料，又例如，该导电材料集合中包括的非金属材料可以为了硅、硅-28、锗、硅锗和砷化镓的高掺杂材料。在选取导电材料时，可以从导电材料集合中选取一种或者两种以上的材料，当选取两种以上的材料时，选取的材料可以包括两种以上的金属材料，也可以包括两种以上的非金属材料，还可以既包括金属材料也包括非金属材料。当选取一种材料时，既可以选取金属材料，也可以选取非金属材料。上述的金属材料和非金属材料仅作为优选的实施方式进行示例，除上述列举的金属材料和非金属材料之外，还可以选取其他的金属材料和非金属材料。
上述的环栅自旋量子单元通常会通过支撑结构200对纳米线300进行支撑，支撑结构通常会设置在基板100上，从而，能够使多个环栅自旋量子单元形成阵列排布。
在本发明实施例提供的技术方案中，通过在纳米线300上设置间隔的环形栅400，通过控制不同栅电极上的电压，可以在相邻的两个栅电极之间囚禁一个电子。在50mK的低温下，由于库伦阻塞作用，两个栅电极之间仅能有一个电子存在，从而可以基于此电子实现一个自旋量子比特，同时也避免了多电子的干扰。为实现对自旋量子比特的操纵，需要在低温高磁场下，实现对自旋向上和自旋向下两个电子能级的分离。在存在一个外磁场梯度的情况下，当施加在环栅电极上的高频电信号频率满足电子自旋共振条件时，量子点内电子的自旋就会在自旋向上和向下之间不停转换。通过控制施加的高频信号的脉冲长度，就可以控制量子点内自旋的方向，从而实现自旋量子比特的操纵和初始化。当两个量子点之间的栅极无施加电压时，相邻两个量子点将通过直接耦合实现量子纠缠及量子逻辑门的操作。
作为一种可选的实施方式，所述纳米线300的截面为圆形、椭圆形、菱形或方形，所述纳米线300的截面面积为1nm2～0.25μm2。在一些实施例中，纳米线300的截面形状可以依据加工工艺选择容易加工的形状，为了加工方便，通常可以选择圆形、椭圆形、菱形或者方形等容易加工的形状。作为一种优选的实施方式，将纳米线300的截面面积控制在1nm2～0.25μm2，以减小环栅自旋量子单元的尺寸，提高量子半导体器件的集成度。例如，截面面积可以为1nm2、0.12μm2或0.25μm2。
作为一种可选的实施方式，所述环形栅400沿所述纳米线300轴向的宽度为1nm～2μm；相邻两个环形栅400之间的间隔为1nm～2μm。在一些实施例中，环形栅400沿所述纳米线300轴向的宽度可以为1nm、1μm或2μm。在另一些实施例中，相邻两个环形栅400之间的间隔可以为1nm、1μm或2μm。
上述的环栅自旋量子单元，在自旋量子比特操纵的过程中，通过控制相邻的两个环栅电极上的电压，如图2所示，例如第n和第n+1个栅极，在第n和第n+1个栅极电极之间注入一个单电子，从而实现一个自旋量子比特的隔离和创建；同样通过控制第n+1和第n+2个栅极上的电压，可以在第n+1和第n+2个栅极之间创建另一个量子比特；依次类推，在一个纳米线300上根据集成的环栅电极的数目可以创建N-1个自旋量子比特，其中N为此纳米线300上集成的环栅电极的总数目。为实现对单个量子比特自旋的控制，需要在环栅电极上施加一个脉冲微波信号，通过控制微波脉冲的长度来实现对量子比特自旋的控制。同时，相邻量子比特之间的纠缠耦合也通过它们之间的环栅电极上的电压来控制。
图3为基于这种环栅结构的量子门操纵时序图。以操作G1和G2之间的量子点为例，其他量子点的操作可通过控制相应的栅极电压来实现。在量子操作的过程中，VG2始终保持在负电压，VG1和高频控制信号随时间的变化如图3所示。当VG1电压升高时，栅极G1和G2之间隔离区的电子能级将低于周围环境的费米能级，此时将有一个电子注入到隔离区。随后，施加一个脉冲高频信号，且高频信号的频率满足电子顺磁共振条件，电子自旋发生共振。通过控制高频信号脉冲的脉冲时间，通常为几个纳秒，就可以控制电子自旋的状态。在状态读取阶段，降低VG1电压，使隔离区内电子的能级升高，提高电子隧穿出量子点的几率。根据电子在此状态下，自旋向上和自旋向下的电子隧穿的几率不同来实现对自旋状态的读取。在量子操纵的最后阶段，VG1进一步降低，隔离区内的电子能级进一步升高，所有电子将会清除出隔离区，为实现下一次量子操纵做准备。
本发明实施例还提供一种半导体器件，如图4所示，图4为半导体器件的断面图，其中，断面垂直于纳米线，所述半导体器件包括：
基板；在一些实施例中，基板可以为绝缘材料制备的膜层，例如，可以为硅材料制备膜层。
多个如上述任意一项所述环栅自旋量子器件，多个环栅自旋量子器件阵列设置，相邻两个自旋量子器件之间间隔设置；以使相邻的两个量子比特之间能形成量子纠缠；在一些实施例中，阵列设置的形式可以为在基板的上方设置多个功能层，在每个功能层中，水平方向上间隔设置多个环栅自旋量子单元。例如，设置两个功能层，两个功能层间隔设置，其中，靠下的一层功能层与基板间隔设置；相邻的两个自旋量子器件之间设置介质，例如，该介质可以为硅锗材料制备的介质。
支撑介质，设置在基板与所述环栅自旋量子器件之间以及相邻的环栅自旋量子器件之间，以对所述环栅自旋量子器件形成支撑。在一些实施例中，在基板上方设置多个功能层，例如，在相邻的两个功能层之间设置一层支撑介质，在靠下的一层功能层与基板之间设置一层支撑介质。支撑介质的材料例如可以为硅锗材料。
在本发明实施例提供的技术方案中，通过在纳米线上设置间隔的环形栅，通过控制不同栅电极上的电压，可以在相邻的两个栅电极之间囚禁一个电子。在50mK的低温下，由于库伦阻塞作用，两个栅电极之间仅能有一个电子存在，从而可以基于此电子实现一个自旋量子比特，同时也避免了多电子的干扰。为实现对自旋量子比特的操纵，需要在低温高磁场下，实现对自旋向上和自旋向下两个电子能级的分离。在存在一个外磁场梯度的情况下，当施加在环栅电极上的高频电信号频率满足电子自旋共振条件时，量子点内电子的自旋就会在自旋向上和向下之间不停转换。通过控制施加的高频信号的脉冲长度，就可以控制量子点内自旋的方向，从而实现自旋量子比特的操纵和初始化。当两个量子点之间的栅极无施加电压时，相邻两个量子点将通过直接耦合实现量子纠缠及量子逻辑门的操作。
作为一种可选的实施方式，相邻的两个纳米线间隔为10nm-1μm。在一些实施例中，相邻两个纳米线的间隔可以为10nm，500nm或者1μm。
作为一种可选的实施方式，还包括金属层，所述金属层包括多条金属线，每条金属线与一个环形自旋量子器件的一个环形栅电连接。在一些实施例中，每个环形栅需要引出条金属线，通过两个金属线之间输入不同的电压，能够在相邻两个环形栅之间的纳米线中囚禁一个电子，以便后续进行量子操作。
作为一种可选的实施方式，所述金属线用于与电压源或者脉冲信号源电连接，以通过所述金属线向所述环形栅施加电压或者脉冲信号，通过所述电压或者脉冲信号实现对单个自旋量子比特的操纵、多个自旋量子比特之间相互作用的操纵以及每个自旋量子比特状态的读出。
本发明实施例提供一种半导体器件的制备方法，如图5-11所示，包括：
在基板上形成至少一层待刻蚀叠层，所述待刻蚀叠层包括由下向上依次形成的缓冲层和半导体层；图5b为主视方向的断面图，图5a为左视方向的断面图，图5c为俯视图；如图中所示，在基板上形成第一个缓冲层，在第一个缓冲层上形成第一个半导体层，在第一个半导体层上再形成第二个缓冲层，在第二个缓冲层上形成第二个半导体层，在第二个半导体层上形成第三个缓冲层；上述的结构中，第一缓冲层和第一半导体层形成了一个待刻蚀叠层，第二缓冲层和第二半导体层形成了一个待刻蚀叠层。例如，采用Si28材料作为半导体功能材料，SiGe作为缓冲层，在Si基片上生长(SiGe 50nm/Si28 50nm)2超晶格
对所述待刻蚀叠层进行第一步光刻及刻蚀工艺，以形成多个平行间隔排列的条形叠层；图6b为主视方向的断面图，图6a为左视方向的断面图，图6c为俯视图；如图中所示，对待刻蚀叠层进行了刻蚀，形成了多个平行间隔排列的条形叠层，每个条形叠层中都包括了两个半导体材料的纳米线，以及三个缓冲层材料形成的缓冲纳米线。例如，在生长好的超晶格上表面通过电子束曝光写入宽度为80nm，间距为200nm的纳米条纹。通过离子反应刻蚀对超晶格进行图形化，最后形成高度约200nm，宽度约80nm的纳米片。
对所述条形叠层继续进行第二步光刻操作，在光刻操作过程中，涂胶后，条形叠层的间隔中充满光刻胶，同时条形叠层上表面也被光刻胶覆盖；图7b为主视方向的断面图，图7a为左视方向的断面图，图7c为俯视图；如图中所示，将光刻胶涂覆在条形叠层的间隔中，从而，将条形叠层之间的间隔进行填平，形成一个平坦的表面。
在所述涂胶后的条形叠层进行曝光和显影，以使所述条形叠层形成间隔的暴露区域；图8b为主视方向的断面图，图8a为左视方向的断面图，图8c为俯视图；如图中所示，通过对光刻胶进行光刻，使条形叠层之间的间隔内的光刻胶进行部分去除，形成光刻胶和条形叠层围绕形成的竖直孔，从而，使条形叠层的侧壁形成多个间隔的暴露区域。例如，沿着纳米片宽度的方向再次通过电子束曝光，图形化宽度约50nm，间距100nm的竖直孔。
对所述条形叠层区域进行湿法选择性刻蚀，以去除所述暴露区域中的缓冲层，使对应区域的半导体层形成环绕的暴露表面；图9b为主视方向的断面图，图9a为左视方向的断面图，图9c为俯视图；如图中所示，对条形叠层区域进行湿法刻蚀，由于湿法刻蚀可以针对不同的材料具有较高的刻蚀比，因此，将刻蚀液通过竖直孔与条形叠层的暴露区域进行刻蚀，刻蚀液对于缓冲层材料具有较高的腐蚀效率，从而，将暴露区域的缓冲层材料刻蚀形成水平方向的通孔。未暴露出的区域基本不会被腐蚀掉，从而，能够被保留下来。被保留下来的缓冲材料具有两种作用，一种是在后续做环形栅时作为掩膜，一种是作为纳米线的支撑。例如，通过离子反应刻蚀除去SiGe缓冲层，并留下分立的Si28纳米线。
在所述半导体层的暴露表面形成环形栅。图10b为主视方向的断面图，图10a为左视方向的断面图，图10c为俯视图；由于前一步骤中，形成了环形的暴露区域，通过对环形的暴露区域进行环形栅的生长即可形成环形栅。再通过对空余的区域进行介质的生长，最终形成半导体器件。图10b为半导体器件主视方向的断面图，图10a为半导体器件左视方向的断面图，图10c为半导体器件俯视图。
作为一种可选的实施方式，在所述半导体层的暴露表面形成环形栅包括：在所述半导体层的暴露表面依次形成高介电材料层和导电材料层，以形成环形栅。在一些实施例中，通过高介电材料层和导电材料层形成环形栅，确保了环形栅的性能。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (11)
1.一种环栅自旋量子器件，其特征在于，包括：
纳米线，由半导体材料形成；
多个环形栅，沿所述纳米线间隔分布，所述环形栅由导电材料环绕所述纳米线形成；以使相邻两个环形栅之间的纳米线形成一个量子比特。
2.根据权利要求1所述环栅自旋量子器件，其特征在于，所述半导体材料包括硅、硅-28、锗、砷化镓、硅锗、砷化镓铝、砷化镓铟及其掺杂物中的一种或两种以上的材料形成。
3.根据权利要求1所述环栅自旋量子器件，其特征在于，所述导电材料包括铜、铝、银、钴、钽、钛、钨、金、钌以及高掺杂的硅、硅-28、锗、硅锗、砷化镓中的一种或两种以上的材料。
4.根据权利要求1所述环栅自旋量子器件，其特征在于，所述纳米线的截面为圆形、椭圆形、菱形或方形，所述纳米线的截面面积为1nm2～0.25μm2。
5.根据权利要求1所述环栅自旋量子器件，其特征在于，所述环形栅沿所述纳米线轴向的宽度为1nm～2μm；相邻两个环形栅之间的间隔为1nm～2μm。
6.一种半导体器件，其特征在于，包括：
基板；
多个如权利要求1-5任意一项所述环栅自旋量子器件，多个环栅自旋量子器件阵列设置，相邻两个自旋量子器件之间间隔设置；以使相邻的两个量子比特之间能形成量子纠缠；
支撑介质，设置在基板与所述环栅自旋量子器件之间以及相邻的环栅自旋量子器件之间，以对所述环栅自旋量子器件形成支撑。
7.根据权利要求6所述半导体器件，其特征在于，相邻的两个纳米线间隔为10nm-1μm。
8.根据权利要求6所述半导体器件，其特征在于，还包括金属层，所述金属层包括多条金属线，每条金属线与一个环形自旋量子器件的一个环形栅电连接。
9.根据权利要求6所述半导体器件，其特征在于，所述金属线用于与电压源或者脉冲信号源电连接，以通过所述金属线向所述环形栅施加电压或者脉冲信号，通过所述电压或者脉冲信号实现对单个自旋量子比特的操纵、多个自旋量子比特之间相互作用的操纵以及每个自旋量子比特状态的读出。
10.一种半导体器件的制备方法，其特征在于，包括：
在基板上形成至少一层待刻蚀叠层，所述待刻蚀叠层包括由下向上依次形成的缓冲层和半导体层；
对所述待刻蚀叠层进行第一步光刻及刻蚀工艺，以形成多个平行间隔排列的条形叠层；
对所述条形叠层继续进行第二步光刻操作，在光刻操作过程中，涂胶后，条形叠层的间隔中充满光刻胶，同时条形叠层上表面也被光刻胶覆盖；
在所述涂胶后的条形叠层进行曝光和显影，以使所述条形叠层形成间隔的暴露区域；
对所述条形叠层区域进行湿法选择性刻蚀，以去除所述暴露区域中的缓冲层，使对应区域的半导体层形成环绕的暴露表面；
在所述半导体层的暴露表面形成环形栅。
11.根据权利要求7所述半导体器件的制备方法，其特征在于，在所述半导体层的暴露表面形成环形栅包括：
在所述半导体层的暴露表面依次形成高介电材料层和导电材料层，以形成环形栅。
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