CN1160630C - 由冗余形式的输入数据可寻址的内容可寻址存储器 - Google Patents

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Abstract

一种内容可寻址存储器(200)比较冗余形式的输入数据和存储在存储器的寄存器(220s)内的非冗余形式数据的值。存储器在数据解码器(210)中解码冗余形式的数据。然后，CAM对解码后的数据进行比较检测。解码和比较检测的执行速度比传统的加法器更快，甚至比完全的冗余形式加法器更快。

Description

由冗余形式的输入数据可寻址的内容可寻址存储器
技术领域
本发明涉及适合使用冗余形式的输入信号的内容可寻址存储器。
背景技术
用尽可能少的延时来完成被存储的数据请求，是存储系统的一个目标。经常是，没有被请求的信息，请求代理程序不能进行下一步工作。对内容可寻址存储器(“CAMs”)而言，这一准则也适用。
但是，越来越多地，算法操作成为了存储操作的一部分。也就是说，数据请求定义了一个或多个算法操作，算法操作的结果作为地址被应用于存储器。完成算法的所有时间被计入包括算法操作在内的存储请求的延时。因而，减少执行所有包括在存储请求内的算法操作所需要的时间成了存储系统的一个目标。
图1图示了传统的加法器电路。这里，两个多位数X(X＝X0-X3)和Y(Y＝Y0-Y3)的加法运算生成一个多位和S(S＝S0-S3)和一个进位输出Cout。传统的加法器包括一条进位链，其中从第一位位置i的进位可能影响到在第二位位置i+1的和的值。进位必须贯穿整个加法器的始终，在得到真正的结果之前。内部进位链使传统的加法器运算慢。这就需要在存储系统技术中，提高要求数学预处理操作的存储请求的处理速度。
我们已经知道，冗余形式的加法器比传统的加法器更快。如图2所示，冗余形式的加法器省略了作为传统加法器特点的内部进位链。取而代之的是，对输入X、Y和Z的每个位位置i，冗余形式的加法器生成一个多位数和i。把输出i说成是“冗余形式的”，是因为每一位位置用了两位而不是用一个位来表示和，结果可能比用一位来表示更高效。为了从结果中去除冗余形式，成为非冗余形式，各个“位位置”i的两位可以输入到传统的加法器，如图1所示的加法器。
冗余形式的加法器比起传统的加法器来，有明显的处理优势，特别是挨次地进行加法运算时。对一个顺序加法的复数，传统的加法器必须完成各加法的进位链后才能进行后面的加法。然而，冗余形式的处理允许进行快速相加。进位链可以被省略，直到从最终的相加中得到了冗余形式的和。得到冗余形式的和以后，可以借助只使用单一进位链把冗余形式的和转换为非冗余形式。
还没有已知的存储系统根据冗余形式的输入数据检索数据。
内容可寻址存储器本身是已经熟知的。已知的CAM100的方框图如图3示。CAM100包括多个存储数据的寄存器110。当输入数据被应用于CAM100时，它就产生一个输出，识别哪一个寄存器，如果有，存储具有与输入数据相同值的数据。一般地，CAM100在CAM内，生成具有对应每个寄存器位是一位标志的输出信号。比如，如果寄存器存储的数据等于输入信号，标志就可以被使能，否则，就被禁止。
CAM100包含对应每个寄存器110的比较逻辑120。比较逻辑120对输入数据和存储在寄存器110内的数据进行逐位比较。如图4所示，它包括选择开关130-160，寄存器110内的数据的每个位位置C0-C3对应一个选择开关。选择开关130-160都由寄存器110内相关的位位置的值控制。选择开关130-160的输出均被输入到与门170。
一般地，对输入信号中的每个位位置Di，比较逻辑生成其补码，Di#(未示出)。Di和Di#被输入到相应的寄存器位位置i的开关。存储在寄存器位位置i的数据的值，控制从开关输出到与门170的Di和Di#。
与门170生成一个信号，表示从各个选择开关130-160输出值的逻辑与。只有当输入到CAM100的信号和存储在寄存器110内的数据具有相同的值时，与门才为逻辑1。
发明内容
没有已知的存储系统对冗余形式的输入数据进行操作。因此，在内容可寻址存储系统技术中需要减少存储请求的延时，当这些请求包括算法操作时。还有，在内容可寻址存储系统技术中需要对冗余形式的输入数据进行操作。
本发明的实施方案提供了一种通过冗余形式的输入数据可寻址的内容可寻址存储器。
附图说明
图1是已知的传统加法器的方框图。
图2是已知的冗余形式加法器的方框图。
图3是已知的内容可寻址存储器的方框图。
图4是常规式内容可寻址存储器的比较逻辑的方框图。
图5是根据本发明实施方案构成的内容可寻址存储器的方框图。
图6A是根据本发明第一实施方案构成的数据解码段的逻辑图。
图6B是根据本发明第二实施方案构成的数据解码段的逻辑图。
图7是根据本发明第一实施方案构成的比较检测逻辑方框图。
图8是根据本发明第二实施方案构成的比较检测逻辑方框图。
图9图示了按照图5所示的内容可寻址存储器，一个现有技术的加法器是如何被省略的。
具体实施方式
本发明提供了一种内容可寻址存储器，它比较冗余形式的输入数据和存储在其中的非冗余形式的数据的值。CAM在数据解码器内解码冗余形式数据。其后，CAM对解码后的数据进行比较检测。本发明进行解码和比较检测的速度比传统的加法器更快，甚至于比完全的冗余形式加法器更快。
图5图示了根据本发明实施方案构成的CAM200。CAM200包括一个数据解码器210和多个寄存器220。数据解码器210接收冗余形式的输入数据[＝m-m+n]并解码为数据信号。解码后的冗余形式数据被输入到对应各寄存器的比较检测逻辑(图5中未示出)。CAM200生成输出，表示哪一个寄存器，如果有，存储与冗余形式输入数据值相同的数据。
数据解码器210是一个多位解码器。它由冗余式解码电路的几个级构成。CAM200适合用于，m-m+N的位的预定。如果m＝0和m≠0时，比较逻辑CAM200的情况是不同的。冗余形式的解码电路的第一实施方案适合用于当i≠0时，各个冗余形式的“位位置”1。而0适合使用冗余形式解码电路的第二实施方案。
图6 A图示了根据本发明实施方案构成的对应位位置i(i≠0)的冗余形式解码电路300。解码器电路300根据i(Ai，Bi)和i-1(Ai-1，Bi-1)的值产生地址信号Zia、Zib、Zic和Zid。Ai、Bi、Ai-1和Bi-1的值分别由输入端302、304、306和308输入到解码器300。地址信号Zia、Zib、Zic和Zid分别从解码器300的输出端310、312、314和316输出。
Ai和Bi输入第一异或门320。异或门320在线322上产生输出。线322输入到一对异或门324和326。异或门324生成第一差分对地址信号Zia和Zib。异或门326生成第二差分对地址信号Zic和Zid。
Ai-1和Bi-1输入到与门328和或门334。与门328在线332上生成输出，线332输入到异或门324。或门334在线338生成输出，线338输入到异或门326。
冗余形式的解码器电路300在很大程度上与传统的加法器的相同。线322表示将Ai与Bi相加得到的非冗余形式和。线332和338表示在适当的条件下从位i-1的进位。
线332上的信号代表当Si-1＝1时，从位i-1的进位(如下面将要说明的)。
线338上的信号代表当Si-1＝0时，从位i-1的进位(如下面将要说明的)。
因此，或者是Zia或者是Zic代表非冗余和的位Si。对Si的确切值所在的线的识别，根据其它信息来判断。下面将结合图7来说明。
无论如何，传统的加法器，要求一条内部进位链贯穿加法运算的每一位位置。冗余形式的解码电路300不包括来自位i-2的任何进位。
冗余形式的解码电路300仅仅是多位解码器的一级。图6A所示的门电路可以和其它级共用，形成完整的多位解码器。比如，加法门电路340和342(以虚线示出)表示向i+1位置解码器的相互连接的输入Ai和Bi的门电路。它们符合在第i位置解码器中的门电路328和334。门电路330(也是以虚线示出的)可以用在i-1位置解码器。
图6B图示了根据本发明实施方案构成的冗余形式解码器电路400。解码器电路400适合用于冗余形式位0。还是为了记号方便，0的两个位分别表示为A0和B0。它们在输入端402和404输入解码器电路400。解码器电路400在输出端406和408生成地址信号线Z0a和Z0b的单一差分对。
A0和B0输入异或门410。异或门410在线412上输出。如果提供了位位置0，Cin的进位是输入端416的输入。第二异或门414从线412和端口416接收输入。第二异或门414在输出端406和408生成Z0a和Z0b。如果在Cin内没有进位，第二异或门414可以被省略。Z0a和Z0b可以从第一异或门410产生。
图7图示了根据本发明第一实施方案构成的比较检测逻辑500。比较检测逻辑500可以代替图5中的比较检测逻辑230。比较检测逻辑500包括选择开关510-540，提供给寄存器内的各个位位置。对i≠0的各位位置，四个数据信号Zia-Zid输入到选择开关510-530。对位位置i＝0，两个数据信号Z0a-Z0b输入到选择开关540。各选择开关510-540的输出都输入到与门550。只有当所有的选择开关510-540输出逻辑“1”信号时，与门550才生成激活的输出。
对i≠0的各位位置，相应的选择开关由存储在寄存器位位置i和i-1的值控制。因此，开关510由C3和C2的值控制，开关520由C2和C1控制，开关530由C1和C0的值控制。但是，开关540由C0的值单独控制。
特别地，来自解码器300的地址信号Zia-Zid被连接到如下的位置I的选择开关：
当Ci和Ci-1为“11”时，Zia连接到开关输入；
当Ci和Ci-1为“01”时，Zib连接到开关输入；
当Ci和Ci-1为“10”时，Zic连接到开关输入；和
当Ci和Ci-1为“00”时，Zid连接到开关输入。
因此，Ci-1为一个附加的“已知”量，前面结合图6描述过的。对i≠0的各个位位置，解码器假设Si-1是实际存储在存储器寄存器内的Ci-1的值。这一假设是合理的，因为，如果不是这样的话，选择开关510-540其中之一将发送一个0到与门550，并阻止错误信号的比较。
表1示出了Ai、Bi、Ai-1和Bi-1和Ci-1的取值的所有可能的排列的信号值Zia-Zib。同时也示出了Ci在各种条件下要取的非冗余值。表中的高亮度表明：对Ai、Bi、Ai-1和Bi-1和Ci-1的各种组合，只有Zia和Zic其中之一代表Ci。提供了Zib和Zid，因为对与门550要表示一个比较，它必须接收全为1的输入。如果Zia＝Ci＝0，Zib就输入到与门550。同样，如果Zic＝Ci＝0，Zid就输入到与门550。
   Bi  Ai-1Bi-1 Ci-1   Ci  Zi Zib Zic Zid
0  0    0    0    00  1    0    1    00  1    1    0    00  1    1    1    01  0    0    1    01  0    1    0    01  0    1    1    01  1    0    0    00  0    0    1    00  0    1    0    00  0    1    1    00  1    0    0    01  0    0    0    01  1    0    1    01  1    1    0    01  1    1    1    0   0000000011111111  0    1    0    11    0    0    11    0    0    10    1    0    11    0    0    11    0    0    11    0    0    10    1    0    10    1    1    00    1    1    01    0    1    01    0    1    01    0    1    00    1    1    00    1    1    01    0    1    0
 Ai  Bi Ai-1 Bi-1Ci-1  Ci  Zia Zib Zic Zid
 0    0    0    0    10    0    0    1    10    0    1    0    10    1    1    1    11    0    1    1    11    1    0    0    11    1    0    1    11    1    1    0    10    0    1    1    10    1    0    0    10    1    0    1    10    1    1    0    11    0    0    0    11    0    0    1    11    0    1    0    11    1    1    1    1  0000000011111111  0    1    0    10    1    1    00    1    1    00    1    0    10    1    0    10    1    0    10    1    1    00    1    1    01    0    1    01    0    1    01    0    0    11    0    0    11    0    1    01    0    0    11    0    0    11    0    1    0
                                             表1  基于Si和Si-1的解码的数据信号
提供Zib和Zid是因为与门550要表示匹配，它必须接收全部为1的输入，如果Zia＝Ci＝0，Zib是与门550的输入。相似的，如果Zic＝Ci＝0，Zid是与门550的输入。
Z0a和Z0b到开关540的连接是直接的：
Z0a连接到开关输入，当S0为“1”时，和
Z0b连接到开关输入，当S0为“0”时。
基于冗余形式的输入信号，本发明的CAM200解码冗余形式的信号并判断存储在所有寄存器220内的数据是否等于输入信号的值。CAM200生成识别这些存储相同值的寄存器的输出。
本发明的数据解码器210没有作为如图1中的传统加法器特征的进位链。因此，传统的观点认为：在得到非冗余数据之前，冗余形式的数据必须输入到传统的加法器(有进位链)，本发明对这种方案提供了改进的处理办法。这里，解码的数据信号Zia-Zid，仅仅是根据冗余形式的数据i和i-1而生成。数据解码器，并不在所有的位位置传播进位链，而是基于位位置的可能假设的进位值生成信号Zia-Zid。存储在寄存器内的数据实际值证明哪一个假设是对的。
图8图示了根据本发明第二实施方案构成的比较检测逻辑600。比较检测逻辑600可以代替图5中的比较检测逻辑230。这里，最少的冗余形式的输入数据的有效位位置不符合存储在寄存器220内的位位置。相反，冗余形式位m-m+n被输入到CAM(m≠0)。比较检测逻辑600向存储在寄存器220内的数据的每个位位置提供一个选择开关610-640。各个选择开关610-640接收关于位位置i的解码后的数据信号Zia-Zid。各个选择开关610-640的输出被输入到与门650。与门650生成输出信号，表示冗余形式数据信号的值是否等于存储在寄存器220内的数据的值。
各位位置i(i≠m)的选择开关610-630由存储在寄存器内位位置i和i-1的数据值来控制。选择开关640是由存储在位位置i＝m的数据值和Cin的进位来控制的。Cin的进位是Sm-1的二进制值。Sm-1可以从两种方法得到。第一种方法，在位位置0到m-1进行完整的加法，直接计算Sm-1。但是，Sm-1也可以间接计算。除非Sm-1有了预定的值(0或1)，可以使用外部逻辑，因而CAM比较的结果是不相关的。在实施方案中，外部逻辑将要求Sm-1等于Cin，CAM的结果就是相关的。如果不是(如果Sm-1≠Cin)，与门650的其它输入将为低电平，并阻止与门生成错误的比较信号。这种间接的计算方法可能要比Sm-1的直接计算更快。
因此，本发明提供了一种响应冗余形式输入的内容可寻址存储器。CAM可以在所有冗余形式数据模式上执行冗余形式解码，并可以接收，但不必接收，冗余形式输入的最少有效位00。当最少的有效位没有输入到数据解码器时，来自冗余形式数据值的较少有效位的进位被输入到比较检测逻辑，去控制一个选择开关。
再参见图2，冗余形式的加法器示例示出了三个输入加数。图2所示的加法器可以理解为“三至二压缩器”。
在特殊情况下，可能完全省略存储器操作的预处理算法。当存储请求是对两个非冗余输入A和B进行单一的算法操作(＝A+B)时，加法可以被完全地省略。代之以，输入A和B可以直接输入到数据解码器210。如图9所示，没有要求以冗余形式“加”两个非冗余数据值。A和B的值可以不用处理，直接输入数据解码器210。
所以，本发明的CAM200，和冗余形式输入一样接收两个非冗余数据值。也就是说，两个非冗余值被合并为冗余形式的数据，并输入数据解码器210。数据解码器210执行冗余形式的解码，如前所述。根据从数据解码器210的解码后的数据输出，比较检测逻辑230寻址存储在CAM寄存器220内的值。
如前所述，本发明提供了一种通过冗余形式输入数据可寻址的内容可寻址存储器。CAM解码冗余形式的输入数据，并根据解码后的数据，与存储在CAM寄存器内的数据进行比较检测。
在这里，详细地图示和描述了本发明的几个实施方案。但是，可以理解，不背离本发明实质和预定范围的改进和变化，也被前述的技术所包括，并属于后面的权利要求所声明的范围。

Claims (7)

1.一种内容可寻址的存储器，包括：
一个冗余形式的数据解码器，数据解码器具有一个输入和一个输出上的多个解码后的数据线，
一个寄存器，和
比较检测逻辑，它连接到解码后的数据线和寄存器，包含一个选择开关，对应存储在寄存器内的各个位位置，选择开关有连接至与位位置相关的解码数据线的输入，其中寄存器的最低位位置的选择开关由存储在最低位位置的值控制，以及输入进位值和其它选择开关分别由存储在寄存器与开关相关的位位置和相邻位位置的值控制。
2.一种内容可寻址的存储器，包括：
一个接收冗余形式的输入数据并具有输出的冗余形式的数据解码器，和
一个存储预定宽度的数据的寄存器，
包括选择开关的比较检测逻辑，选择开关对应存储在寄存器内的数据的各个位位置，选择开关接收在输入端相应位位置的解码的数据，寄存器的最低位位置的选择开关由存储在最低位位置的值控制，以及输入进位值和其它选择开关由存储在位位置和下一个相邻位位置的数据值控制，和
一个与门，它具有连接到选择开关输出的输入。
3.如权利要求2的内容可寻址存储器，其中的数据解码器，为存储在寄存器内的数据的各个位位置，接收冗余形式数据的两位。
4.如权利要求2的内容可寻址存储器，其中的数据解码器包括多个数据解码级，至少有一个级包括：
从第一一直到第四异或门，
输入终端，用于输入相应的第一和第二位位置的冗余形式的数据，
第五异或门，其输入连接到对应第一冗余位位置相关的输入终端，并具有输出，
与门，其输入连接到对应第二冗余位位置的输入终端，并具有输出，
或门，其输入连接到与第二冗余位位置相关的输入终端并具有输入，
其中，
第一异或门的输入连接到第五异或门的输出和与门的输出，
第二异或门的输入连接到第五异或门的输出补码和与门的输出，
第三异或门的输入连接到第五异或门的输出和或门的输出，和
第四异或门的输入连接到第五异或门的输出补码和或门的输出。
5.如权利要求2的内容可寻址存储器，其中的数据解码器包括对应冗余形式数据的最低位位置的解码电路，解码电路包括：
冗余形式数据的最低位位置的每个位的输入终端，和
一个异或门其输入连接到输入终端，生成表示其输入的异或的第一输出和表示其输入的异或补码的第二输出。
6.一种内容可寻址的存储器，包括：
多个存储寄存器，具有预定位位置数的宽度，
一个多位数据解码器，具有多个解码级，一级对应寄存器的每个位位置，并在输出线上生成解码的数据，解码器的输入接收冗余形式的数据，和
比较检测逻辑，连接到数据解码器的输出线和连接到寄存器，其中
解码级在差分对中的四条输出线上输出解码的数据，至少一个输出线表示相应解码级的位位置的冗余形式数据的非冗余值，
比较检测逻辑包括相应的位位置中提供的选择开关，选择开关从解码级接收各输出线，寄存器的最低位位置的选择开关由存储在最低位位置的值控制，输入进位值和其它选择开关由存储在一个寄存器的位位置和下一个更低位位置的值控制。
7.如权利要求6的内容可寻址后存储器，还包括连接到选择开关输出的与门。
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