CN116053249A - 半导体结构 - Google Patents

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Abstract

本发明公开一种半导体结构，包括基底、介电层、第一导电层与保护层。介电层设置在基底上。第一导电层设置在介电层上。保护层设置在第一导电层与介电层上。保护层包括第一上表面与第二上表面。第一上表面位于第一导电层的顶面上方。第二上表面位于第一导电层的一侧。第一上表面的高度高于第二上表面的高度。第二上表面的高度低于或等于位于介电层的顶面与第一导电层之间的第一导电层的下表面的高度。

Description

半导体结构
技术领域
本发明涉及一种半导体结构，且特别是涉及一种具有保护层的半导体结构。
背景技术
在一些半导体结构中，会在导电层上会形成保护层。然而，在后续高温制作工艺中，导电层会受热膨胀，而产生施加在保护层上的应力，所以常会在保护层的转角处产生裂痕。因此，如何降低施加在保护层上的应力为目前持续努力的目标。
发明内容
本发明提供一种半导体结构，其可有效地降低施加在保护层上的应力。
本发明提出一种半导体结构，包括基底、介电层、第一导电层与保护层。介电层设置在基底上。第一导电层设置在介电层上。保护层(passivation layer)设置在第一导电层与介电层上。保护层包括第一上表面与第二上表面。第一上表面位于第一导电层的顶面上方。第二上表面位于第一导电层的一侧。第一上表面的高度高于第二上表面的高度。第二上表面的高度低于或等于位于介电层的顶面与第一导电层之间的第一导电层的下表面的高度。
依照本发明的一实施例所述，在上述半导体结构中，保护层可包括多个绝缘层。最上层的绝缘层可为氮化物层。最上层的绝缘层可具有第一上表面与第二上表面。
依照本发明的一实施例所述，在上述半导体结构中，在第一导电层的一侧可具有开口。保护层可位于开口的侧壁与底面上。
依照本发明的一实施例所述，在上述半导体结构中，开口可延伸至介电层中。
依照本发明的一实施例所述，在上述半导体结构中，开口的侧壁与开口的底面之间的夹角可大于95度且小于或等于120度。
依照本发明的一实施例所述，在上述半导体结构中，开口的侧壁与开口的底面之间的夹角可大于或等于95.5度且小于或等于110度。
依照本发明的一实施例所述，在上述半导体结构中，保护层可包括第一绝缘层与第二绝缘层。第二绝缘层设置在第一绝缘层上。第二绝缘层可具有第一上表面与第二上表面。
依照本发明的一实施例所述，在上述半导体结构中，第二绝缘层的侧壁与第二绝缘层的底面之间的夹角可大于95度且小于或等于120度。
依照本发明的一实施例所述，在上述半导体结构中，第二绝缘层的侧壁与第二绝缘层的底面之间的夹角可大于或等于95.5度且小于或等于110度。
依照本发明的一实施例所述，在上述半导体结构中，介电层在邻近于开口的底部的位置可具有圆角。
依照本发明的一实施例所述，在上述半导体结构中，保护层还可包括连接面。连接面位于第一上表面与第二上表面之间，且连接于第一上表面与第二上表面。
依照本发明的一实施例所述，在上述半导体结构中，保护层的一部分可位于介电层中。
依照本发明的一实施例所述，在上述半导体结构中，第一导电层可为单层结构。
依照本发明的一实施例所述，在上述半导体结构中，第一导电层可为多层结构。
依照本发明的一实施例所述，在上述半导体结构中，第一导电层可包括阻障层与导体层。导体层设置在阻障层上。
依照本发明的一实施例所述，在上述半导体结构中，还可包括第二导电层。第二导电层位于介电层与基底之间。
依照本发明的一实施例所述，在上述半导体结构中，第一导电层与第二导电层可通过介电层而彼此分离。
依照本发明的一实施例所述，在上述半导体结构中，第一导电层可电连接于第二导电层。
依照本发明的一实施例所述，在上述半导体结构中，保护层可暴露出第一导电层的一部分。
依照本发明的一实施例所述，在上述半导体结构中，还可包括顶盖层(caplayer)。顶盖层位于介电层与第二导电层之间。
基于上述，在本发明所提出的半导体结构中，由于保护层的第二上表面的高度低于或等于位于介电层的顶面与第一导电层之间的第一导电层的下表面的高度，由此可有效地降低施加在保护层上的应力。因此，可防止保护层产生裂痕，进而提升半导体元件的电性表现。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一些实施例的半导体结构的剖面图；
图2为本发明另一些实施例的半导体结构的剖面图；
图3为本发明另一些实施例的半导体结构的剖面图。
具体实施方式
下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。
图1为根据本发明一些实施例的半导体结构的剖面图。图2为根据本发明另一些实施例的半导体结构的剖面图。图3为根据本发明另一些实施例的半导体结构的剖面图。
请参照图1，半导体结构10包括基底100、介电层102、导电层104与保护层106。基底100可为半导体基底，如硅基底。此外，在图1中虽未示出，但在基底100中可具有掺杂区及或隔离结构等所需的构件，且在基底100上可具有半导体元件(如主动(有源)元件及/或被动(无源)元件)、介电层与内连线结构等所需的构件，于此省略其说明。
介电层102设置在基底100上。介电层102可为金属间介电层(inter-metaldielectric(IMD)layer)。介电层102的材料例如是氧化物，如氧化硅。
导电层104设置在介电层102上。导电层104可为单层结构或多层结构。在一些实施例中，导电层104可为半导体结构10中的最上层金属层(top metal layer)。在本实施例中，导电层104是以多层结构为例。举例来说，导电层104可包括阻障层108与导体层110。阻障层108的材料例如是钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。导体层110设置在阻障层108上。导体层110例如是金属层。在本实施例中，导体层110可为半导体结构10中的最上层金属层。导体层110的材料例如是铝。
在一些实施例中，半导体结构10可包括多个导电层104，但本发明并不以此为限。只要半导体结构10包括一个以上的导电层104即属于本发明所涵盖的范围。在本实施例中，半导体结构10可包括彼此相邻的导电层104a与导电层104b。导电层104a可为导线(conductive line)，且导电层104b可为接垫(pad)。
保护层106设置在导电层104与介电层102上。此外，保护层106的一部分可位于介电层102中。保护层106包括上表面S1与上表面S2。上表面S1位于导电层104的顶面TS1上方。上表面S2位于导电层104的一侧。上表面S1的高度H1高于上表面S2的高度H2。上表面S2的高度H2低于或等于位于介电层102的顶面TS2与导电层104之间的导电层104的下表面LS的高度H3，由此可有效地降低施加在保护层106上的应力。此外，保护层106还可包括连接面S3。连接面S3位于上表面S1与上表面S2之间，且连接于上表面S1与上表面S2。
此外，保护层106可包括多个绝缘层112，但本发明并不以此为限。只要保护层106包括一个以上的绝缘层112即属于本发明所涵盖的范围。举例来说，保护层106可包括绝缘层112a与绝缘层112b。绝缘层112a可为氧化物层。绝缘层112a的材料例如是氧化硅。绝缘层112b设置在绝缘层112a上。最上层的绝缘层112(如，绝缘层112b)可具有上表面S1与上表面S2。最上层的绝缘层112(如，绝缘层112b)可为氮化物层。绝缘层112的材料例如是氮化硅或氮氧化硅。
此外，在导电层104的一侧可具有开口OP。开口OP可位于相邻两个导电层104(如，导电层104a与导电层104b)之间。保护层106可位于开口OP的侧壁与底面上。开口OP可延伸至介电层102中。在一些实施例中，开口OP的侧壁与开口OP的底面之间的夹角θ1可大于95度且小于或等于120度。在一些实施例中，开口OP的侧壁与开口OP的底面之间的夹角θ1可大于或等于95.5度且小于或等于110度。通过将开口OP的侧壁与开口OP的底面之间的夹角θ1设定在上述范围内，介电层102在邻近于开口OP的底部的位置可具有圆角R，由此可更进一步地降低施加在保护层106上的应力。在一些实施例中，绝缘层112b的侧壁与绝缘层112b的底面之间的夹角θ2可大于95度且小于或等于120度。在一些实施例中，绝缘层112b的侧壁与绝缘层112b的底面之间的夹角θ2可大于或等于95.5度且小于或等于110度。
半导体结构10还可包括导电层114。导电层114位于介电层102与基底100之间。导电层114的材料例如是铜。另外，半导体结构10可包括多个导电层114，但本发明并不以此为限。只要半导体结构10包括一个以上的导电层114即属于本发明所涵盖的范围。举例来说，半导体结构10可包括导电层114a与导电层114b。导电层104可在垂直于基底100的方向D上与对应的导电层114重叠。举例来说，导电层104a可在垂直于基底100的方向D上与导电层114a重叠。导电层104a(如，导线)与导电层114a可通过介电层102而彼此分离。保护层106可覆盖导电层104a(如，导线)。导电层104b可在垂直于基底100的方向D上与导电层114b重叠。导电层104b(如，接垫)可电连接于导电层114b。保护层106可暴露出导电层104b(如，接垫)的一部分。
半导体结构10还可包括介电层116。介电层116位于介电层102与基底100之间。导电层114可位于介电层116中。此外，介电层116可位于导电层114a与导电层114b之间。介电层116可为金属间介电层。介电层116可为单层结构或多层结构。介电层116的材料例如是氧化物(如，氧化硅)、氮化物(如，氮氧化硅、氮碳化硅或氮化硅)或其组合。
半导体结构1还可包括顶盖层118。在本实施例中，顶盖层118可位于介电层102与导电层114之间以及介电层102与介电层116之间。顶盖层118的材料例如是氮化物(如，氮化硅)。
在本实施例中，半导体结构10是以包括位于开口OP的两侧的导电层104a(如，导线)与导电层104b(如，接垫)为例，但本发明并不以此为限。在另一些实施例中，如图2所示，半导体结构10可包括位于开口OP的两侧的两个导电层104a(如，导线)。在另一些实施例中，如图3所示，半导体结构10可包括位于开口OP的两侧的两个导电层104b(如，接垫)。
基于上述实施例可知，在半导体结构10中，由于保护层106的上表面S2的高度H2低于或等于位于介电层102的顶面TS2与导电层104之间的导电层104的下表面LS的高度H3，由此可有效地降低施加在保护层106上的应力。因此，可防止保护层106产生裂痕，进而提升半导体元件的电性表现。
综上所述，上述实施例的半导体结构可有效地降低施加在保护层上的应力，由此可防止保护层产生裂痕，并提升半导体元件的电性表现。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体结构，包括：
基底；
介电层，设置在所述基底上；
第一导电层，设置在所述介电层上；以及
保护层，设置在所述第一导电层与所述介电层上，其中
所述保护层包括第一上表面与第二上表面，
所述第一上表面位于所述第一导电层的顶面上方，
所述第二上表面位于所述第一导电层的一侧，
所述第一上表面的高度高于所述第二上表面的高度，且
所述第二上表面的高度低于或等于位于所述介电层的顶面与所述第一导电层之间的所述第一导电层的下表面的高度。
2.如权利要求1所述的半导体结构，其中所述保护层包括多个绝缘层，最上层的所述绝缘层为氮化物层，且最上层的所述绝缘层具有所述第一上表面与所述第二上表面。
3.如权利要求1所述的半导体结构，其中在所述第一导电层的一侧具有开口，且所述保护层位于所述开口的侧壁与底面上。
4.如权利要求3所述的半导体结构，其中所述开口延伸至所述介电层中。
5.如权利要求3所述的半导体结构，其中所述开口的侧壁与所述开口的底面之间的夹角大于95度且小于或等于120度。
6.如权利要求3所述的半导体结构，其中所述开口的侧壁与所述开口的底面之间的夹角大于或等于95.5度且小于或等于110度。
7.如权利要求3所述的半导体结构，其中所述保护层包括：
第一绝缘层；以及
第二绝缘层，设置在所述第一绝缘层上，其中所述第二绝缘层具有所述第一上表面与所述第二上表面。
8.如权利要求7所述的半导体结构，其中所述第二绝缘层的侧壁与所述第二绝缘层的底面之间的夹角大于95度且小于或等于120度。
9.如权利要求7所述的半导体结构，其中所述第二绝缘层的侧壁与所述第二绝缘层的底面之间的夹角大于或等于95.5度且小于或等于110度。
10.如权利要求7所述的半导体结构，其中所述介电层在邻近于所述开口的底部的位置具有圆角。
11.如权利要求1所述的半导体结构，其中所述保护层还包括：
连接面，位于所述第一上表面与所述第二上表面之间，且连接于所述第一上表面与所述第二上表面。
12.如权利要求1所述的半导体结构，其中所述保护层的一部分位于所述介电层中。
13.如权利要求1所述的半导体结构，其中所述第一导电层包括单层结构。
14.如权利要求1所述的半导体结构，其中所述第一导电层包括多层结构。
15.如权利要求1所述的半导体结构，其中所述第一导电层包括：
阻障层；以及
导体层，设置在所述阻障层上。
16.如权利要求1所述的半导体结构，还包括：
第二导电层，位于所述介电层与所述基底之间。
17.如权利要求16所述的半导体结构，其中所述第一导电层与所述第二导电层通过所述介电层而彼此分离。
18.如权利要求16所述的半导体结构，其中所述第一导电层电连接于所述第二导电层。
19.如权利要求18所述的半导体结构，其中所述保护层暴露出所述第一导电层的一部分。
20.如权利要求16所述的半导体结构，还包括：
顶盖层，位于所述介电层与所述第二导电层之间。
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