CN116049612A - 一种基于zynq-fpga的fft复用方法、系统及装置 - Google Patents

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Abstract

本发明涉及芯片计算处理技术领域，公开了一种基于ZYNQ‑FPGA的FFT复用方法、系统及装置，其技术方案要点是：获取原始数据和通道选择标志信号；若通道选择标志信号为默认信号，则选择原始数据，使用首次计算配置数据，进行FFT计算，得到首次计算结果数据；若通道选择标志信号为非默认信号，则选择复用计算输入数据，使用复用计算配置数据，进行FFT计算，得到复用计算结果数据；若通道选择标志信号为默认信号，对首次计算结果数据进行第一存储处理；若通道选择标志信号为非默认信号，对复用计算结果数据进行第二存储处理，本发明通过FFT复用的方式，在保证较少资源利用的前提下，实现更为精确的计算。

Description

一种基于ZYNQ-FPGA的FFT复用方法、系统及装置
技术领域
本发明涉及芯片计算处理技术领域，更具体地说，它涉及一种基于ZYNQ-FPGA的FFT复用方法、系统及装置。
背景技术
随着市场对于雷达的要求越来越高,单雷达不能满足当前需求，因而多个芯片级联的方案受到各雷达厂商的关注。多芯片级联方式虽然能增强雷达性能，但随之而来是数据量大幅地增长，因此雷达系统的处理能力也备受考验。尤其是FFT（快速傅里叶变换）这种计算过程复杂，频次高的算法，是限制雷达系统处理能力的瓶颈。
目前在FPGA中进行FFT的计算有三种方案：方案A：使用定点数方式完成FFT的计算；方案B：使用浮点数方式完成FFT的计算；方案C：在ZYNQ的PS端完成FFT浮点计算。
但是以上三种方案有如下缺点：
方案A缺点:此方案使用定点数进行FFT浮点计算，计算结果与使用浮点数计算在精度上有较大差距，对后续如CFAR、DOA等雷达算法产生影响，从而影响整个系统的准确性。
方案B缺点：此方案使用浮点数完成FFT浮点计算，计算结果精度可以保证，但是会消耗大量FPGA资源,尤其是在雷达算法中需要进行两次甚至三次FFT浮点计算，将会对FPGA的资源产生巨大的挑战。
方案C缺点：此方案在ZYNQ的PS端即ARM Cortex-A53或Cortex-R5完成FFT浮点计算。计算精度可以保证，同时也不消耗PL端的资源。但此方案为顺序执行，开发语言为C语言，对于4D毫米波雷达这种庞大的数据量，其处理能力相对捉襟见肘，会使得整个处理周期被无限拉长。
发明内容
本发明的目的是提供一种基于ZYNQ-FPGA的FFT复用方法、系统及装置，通过FFT复用的方式，在保证较少资源利用的前提下，实现了FFT更为精确的计算。
本发明的上述技术目的是通过以下技术方案得以实现的：一种基于ZYNQ-FPGA的FFT复用方法，包括如下步骤：
获取原始数据和通道选择标志信号；
若通道选择标志信号为默认信号，则选择原始数据作为计算输入数据，使用首次计算配置数据，进行FFT浮点计算，得到首次计算结果数据；
若通道选择标志信号为非默认信号，则选择复用计算输入数据作为计算输入数据，使用复用计算配置数据，进行FFT浮点计算，得到复用计算结果数据；
判断通道选择标志信号状态，若通道选择标志信号为默认信号，对首次计算结果数据进行第一存储处理，得到第一存储数据，第一存储处理完成后，将通道选择标志信号修改为非默认信号，并对第一存储数据进行复用计算处理，得到复用计算输入数据；若通道选择标志信号为非默认信号，对复用计算结果数据进行第二存储处理，得到第二存储数据，第二存储处理完成后，将通道选择标志信号进行修改为默认信号。
作为本发明的一种优选技术方案，所述原始数据的获取过程为：采集前端数据，并对采集得到的前端数据进行预处理，预处理完成后得到原始数据。
作为本发明的一种优选技术方案，对前端数据预处理的过程为：将若干路独立形式的前端数据进行合并，合并完成后得到单路采集数据；对单路采集数据进行时钟域转换，并进行加窗操作，得到原始数据。
作为本发明的一种优选技术方案，在进行FFT浮点计算时，先对计算输入数据进行拆分，将计算输入数据拆分成多路数据，并分别进行FFT浮点计算，计算完成后，再将多路FFT浮点计算的计算结果数据进行合并，得到单路的计算结果数据。
作为本发明的一种优选技术方案，第一存储处理的过程为：将首次计算结果数据按照第一写入规则写入内存芯片，按照第一读出规则从内存芯片读出，得到能够符合FFT浮点计算要求的数据；
第二存储处理的过程为：将复用计算结果数据按照第二写入规则写入内存芯片，按照第二读出规则从内存芯片读出，得到能够符合后续计算要求的数据。
一种上述方法的基于ZYNQ-FPGA的FFT复用系统，包括：
原始数据模块，用于获取原始数据；
通道选择标志模块：用于提供通道选择标志信号；在第一存储处理完成后，将通道选择标志信号修改为非默认信号；在第二存储处理完成后，将通道选择标志信号进行修改为默认信号；
FFT通道选择模块，用于在获得原始数据后，根据通道选择标志信号，选择计算输入数据，若通道选择标志信号为默认信号，则选择原始数据；若通道选择标志信号为非默认信号，则选择复用计算输入数据；
FFT配置模块，用于在通道选择标志信号为默认信号时，为FFT浮点计算提供首次计算配置数据；在通道选择标志信号为非默认信号时，为FFT浮点计算提供复用计算配置数据；
FFT浮点计算模块，用于对原始数据进行FFT浮点计算，得到首次计算结果数据；对复用计算输入数据进行FFT浮点计算，得到复用计算结果数据；
FFT通道分配模块，用于在通道选择标志信号为默认信号时，为首次计算结果数据选择第一存储处理方式，在通道选择标志信号为非默认信号时，为复用计算结果数据选择第二存储处理方式；
第一存储处理模块，用于对首次计算结果数据进行第一存储处理，得到第一存储数据；
复用计算处理模块，用于对第一存储数据进行复用计算处理，得到复用计算输入数据；
第二存储处理模块，用于对复用计算结果数据进行第二存储处理，得到第二存储数据。
作为本发明的一种优选技术方案，
原始数据模块包括：
数据源模块，用于采集前端数据；
数据预处理模块，用于对采集的前端数据进行预处理，得到原始数据；
所述数据预处理模块，包括位宽转换子模块、hamming窗子模块以及时钟转换子模块，所述位宽转换子模块用于若干路独立形式的前端数据进行合并，合并完成后得到单路采集数据，所述时钟转换子模块，用于对单路采集数据进行时钟域转换，所述hamming窗子模块用于对时钟域转换后的数据进行加窗操作，得到原始数据。
作为本发明的一种优选技术方案，本系统还包括：数据缓存模块，用于对所述数据预处理模块进行缓存，优化原始数据的时序；
数据拆分模块，用于对计算输入数据进行拆分，将计算输入数据拆分成多路数据；
数据合并模块，用于在FFT浮点计算完成之后，将多路FFT浮点计算的计算结果数据进行合并，得到单路的计算结果数据。
一种基于ZYNQ-FPGA的FFT复用装置，包括：处理器和存储器，所述存储器存储有所述处理器可执行的计算机程序，所述处理器执行所述计算机程序时实现上述方法。
综上所述，本发明具有以下有益效果：通过对通道选择标志信号进行设计，两次进行通道的选择和分配，达到对原始数据的两次FFT浮点计算，实现对于FFT浮点计算模块的复用，实现对于多路FFT IP的复用，资源占用少，提高资源利用率；整个系统和方法，能够实现对于FFT浮点计算的灵活配置，使其可以用于两个维度的FFT浮点计算，且采用浮点数计算，精确度更高。本发明通过FFT复用的方式，在保证较少资源利用的前提下，实现了FFT更为精确的计算。
附图说明
图1是本发明的方法流程图；
图2是本发明的系统框图。
附图说明：1、数据源模块；2、数据预处理模块；3、数据缓存模块；4、FFT通道选择模块；5、FFT配置模块；6、数据拆分模块；7、FFT浮点计算模块；8、复用计算处理模块；9、数据合并模块；10、通道选择标志模块；11、FFT通道分配模块；12、第一存储处理模块；13、第二存储处理模块；14、数据调度模块；15、内存芯片控制器模块；16、内存芯片。
具体实施方式
以下结合附图对本发明作进一步详细说明。
如图2所示，本发明提供一种基于ZYNQ-FPGA的FFT复用系统，其系统模块包括：原始数据模块、通道选择标志模块10、FFT通道选择模块4、FFT配置模块5、FFT浮点计算模块7、FFT通道分配模块11、第一存储处理模块12、复用计算处理模块8、第二存储处理模块13以及其他模块。
原始数据模块，用于获取原始数据；
其中，原始数据模块包括数据源模块1和数据预处理模块2；
数据源模块1，用于采集前端数据；前端数据为前端射频芯片的数据，也就是前端的雷达芯片的数据；数据源模块1包括MIPI采集子模块和数据缓存子模块，MIPI采集子模块用于对前端射频芯片中的原始AD数据进行采集，数据缓存子模块用于对原始AD数据进行缓存，起到优化时序的作用，避免堵塞通路。
数据预处理模块2，用于对采集的前端数据进行预处理，得到原始数据；
数据预处理模块2，包括位宽转换子模块、hamming窗子模块以及时钟转换子模块，其中位宽转换子模块用于将多路前端数据合并成单路数据，便于后续的数据传输，例如，若本发明MIPI采集子模块的数量为4个，则可以采集4路数据，位宽转换子模块便是将这4路数据合并成1路数据；
时钟转换子模块，用于对合并后数据进行时钟域转换，提升主频，具体的，本发明的采用的MIPI采集子模块的始终频率为80M时钟，从数据处理速度来说比较慢，而后续的数据通路需要的时钟频率比较快，为200M，所以在数据预处理阶段便要对数据进行主频提升；
hamming窗子模块用于对时钟域转换后的数据进行加窗操作，得到原始AD加窗后数据，也就是原始数据。
通道选择标志模块10：用于提供通道选择标志信号；在第一存储处理完成后，将通道选择标志信号修改为非默认信号；在第二存储处理完成后，将通道选择标志信号进行修改为默认信号。
FFT通道选择模块4，用于在获得原始数据后，根据通道选择标志信号，选择计算输入数据，若通道选择标志信号为默认信号，则选择原始数据；若通道选择标志信号为非默认信号，则选择复用计算输入数据。
FFT配置模块5，用于在通道选择标志信号为默认信号时，为FFT浮点计算提供首次计算配置数据；在通道选择标志信号为非默认信号时，为FFT浮点计算提供复用计算配置数据。
FFT浮点计算模块7，用于对原始数据进行FFT浮点计算，得到首次计算结果数据；对复用计算输入数据进行FFT浮点计算，得到复用计算结果数据。
FFT通道分配模块11，用于在通道选择标志信号为默认信号时，为首次计算结果数据选择第一存储处理方式，在通道选择标志信号为非默认信号时，为复用计算结果数据选择第二存储处理方式。
第一存储处理模块12，用于对首次计算结果数据进行第一存储处理，得到第一存储数据。
复用计算处理模块8，用于对第一存储数据进行复用计算处理，得到复用计算输入数据。
第二存储处理模块13，用于对复用计算结果数据进行第二存储处理，得到第二存储数据。
本发明的系统还包括数据缓存模块3、数据拆分模块6、数据合并模块9、数据调度模块14和内存芯片控制器模块15；
数据缓存模块3，连接在数据预处理模块2的输出端，用于对数据预处理模块2进行缓存，优化原始数据的时序，避免前端模块一直向后续模块发送数据，后续模块来不及处理，而造成数据通路堵塞的情况。
数据拆分模块6，用于对计算输入数据进行拆分，将计算输入数据拆分成多路数据。
数据合并模块9，用于在FFT浮点计算完成之后，将多路FFT浮点计算的计算结果数据进行合并，得到单路的计算结果数据。
数据调度模块14，用于在对内存芯片16读写时，对数据传输进行调度和转发。
内存芯片控制器模块15，其物理上和内存芯片16连接，用于完成对内存芯片16的读写。
如图1所示，对应于上述的系统本发明还提供了一种基于ZYNQ-FPGA的FFT复用方法，步骤如下：
S1、通过数据源模块1对前端射频芯片中的原始AD数据进行采集；同时对其进行缓存，优化时序，避免堵塞通路；
S2、通过数据预处理模块2对原始AD数据进行预处理，得到原始AD加窗后数据，也就是原始数据；
数据预处理的过程包括：将多路前端数据合并成单路数据，便于后续的数据传输，对合并后数据进行时钟域转换，提升主频，对时钟域转换后的数据进行加窗操作，得到原始数据。
S3、通过数据缓存模块3，对数据预处理模块2进行缓存，优化数据时序，避免前端模块一直向后续模块发送数据，后续模块来不及处理，而造成数据通路堵塞的情况。
S4、通过FFT通道选择模块4，在获得原始数据后，获取通道选择标志信号，选择计算输入数据，若通道选择标志信号为默认信号，则选择原始AD加窗后的数据；若通道选择标志信号为非默认信号，则选择1D FFT加窗后的数据，也就是复用计算输入数据；
具体的，本发明的通道选择标志信号由两种，一种为0，一种为1，其中0为默认信号，当通道选择标志信号为0时，选择原始数据作为计算输入数据，当通道选择标志信号为1时，选择复用计算输入数据作为计算输入数据。
FFT通道选择模块4具有两个输入端和一个输出端，分别为数据缓存模块3和复用计算处理模块8，数据缓存模块3用于提供原始数据，复用计算处理模块8用于提供复用计算输入数据，输出端即为FFT浮点计算模块7。
S5、通过FFT配置模块5，在通道选择标志信号为默认信号时，为FFT浮点计算模块7提供首次计算配置数据；在通道选择标志信号为非默认信号时，为FFT浮点计算模块7提供复用计算配置数据；
S6、通过计算配置数据，对计算输入数据进行FFT浮点计算，得到FFT浮点计算结果；具体的步骤如下：
S61、在进行FFT浮点计算之前，通过数据拆分模块6对计算输入数据进行位宽转换和拆分，将为单路数据的计算输入数据拆分成多路数据，并分别进行FFT浮点计算，一般是和本系统接收通道的数目相同。
S62、对计算输入数据分成多路数据后，采用多个FFT浮点计算模块7分别进行多路FFT浮点计算，得到多路的FFT浮点计算结果；
S63、计算完成后，通过数据合并模块9再将多路FFT浮点计算结果数据进行组合，得到一路FFT浮点计算结果。
S7、通过FFT通道分配模块11，在得到FFT浮点计算结果后，根据通道选择标志信号，为FFT浮点计算结果选择存储处理方式，若通道选择标志信号为默认信号，则选择第一存储处理方式，若通道选择标志信号为非默认信号，则选择第二存储处理方式；
在本发明中，当通道选择标志信号为0，则将使用首次计算结果数据分配到第一存储处理模块12，若通道选择标志信号为1，则复用计算结果数据分配到第二存储处理模块13。
S8、进行存储处理：
第一存储处理的过程为：将首次计算结果数据按照第一写入规则写入内存芯片16，按照第一读出规则从内存芯片16读出，得到能够符合FFT浮点计算要求的数据；第一存储处理完成后，将通道选择标志信号修改为非默认信号，并对第一存储数据进行复用计算处理，得到复用计算输入数据。
第二存储处理的过程为：将复用计算结果数据按照第二写入规则写入内存芯片16，按照第二读出规则从内存芯片16读出，得到能够符合后续模块计算要求的数据，第二存储处理完成后，将通道选择标志信号进行修改为默认信号。
作为本发明的一种具体实施方式，在本发明中，具有12个发射通道，16个接收通道，共计12*16是192个虚拟通道。每个虚拟通道包含了64个Chirp，即64组数据，每个chirp（组）又有512个点的数据，即共有64*512个数据，则根据数学模型，理解为是一个64行512列的矩阵，则上述第一存储处理和第二存储处理便是指按照前述64行512列的矩阵的地址逐个写入并读出；区别在于读出方式的不同，第一存储处理模块12为顺序读出，是每个虚拟通道每个chirp的同一个位置的点读出，第二存储处理模块13为一次性把同一个位置的所有虚拟通道的数据读出。
FFT浮点计算结果在经过第一存储处理和第二存储处理后的输出数据包括但不限于：满足总线协议的数据、写入完成触发信号数据以及满足总线协议的数据通路；
满足总线协议的数据存在内存芯片16；
写入完成触发信号为完成一组数据写入时发出的信号，作为通道选择标志信号修改依据，具体的，写入完成触发信号为符合AXIS协议的数据中的Last信号数据；
第一存储处理后输出的满足总线协议的数据通路，经过复用计算处理，得到复用计算输入数据；第二存储处理后输出的满足总线协议的数据通路直接连通后续方法模块。
作本发明的一种实施例：通道选择标志模块10分别对第一存储处理模块12的写入完成触发信号与第二存储处理模块13的写入完成触发信号进行计数，结果保存至1D_cnt与2D_cnt,其中，1D_cnt 为对第一存储处理模块12读出的AXIS协议数据中的Last信号进行计数的变量。2D_cnt 为对第二存储处理模块13读出的AXIS协议数据中的Last信号进行计数的变量，根据这两个结果对Flag，也就是通道选择标志信号，进行改变。
默认Flag为0，当1D_cnt=发射通道数目*chirp数时，将Flag置1；当2D_cnt=发射通道数目*每个chirp的point数时，将Flag清0；Flag信号输出给FFT通道选择模块4、FFT通道分配模块11以及FFT配置模块5。
对应于上述的方法和系统，本发明还提供一种基于ZYNQ-FPGA的FFT复用装置，包括：处理器和存储器，存储器存储有处理器可执行的计算机程序，处理器执行计算机程序时实现上述方法。
本发明的优势在于：通过对通道选择标志信号进行设计，两次进行通道的选择和分配，达到对原始数据的两次FFT浮点计算，实现对于FFT浮点计算模块7的复用，实现对于多路FFT IP的复用，资源占用少，提高资源利用率；整个系统和方法，能够实现对于FFT浮点计算的灵活配置，使其可以用于两个维度的FFT浮点计算，且采用浮点数计算，精确度更高。本发明通过FFT复用的方式，在保证较少资源利用的前提下，实现了FFT更为精确的计算。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种基于ZYNQ-FPGA的FFT复用方法，其特征是：包括如下步骤：
获取原始数据和通道选择标志信号；
若通道选择标志信号为默认信号，则选择原始数据作为计算输入数据，使用首次计算配置数据，进行FFT浮点计算，得到首次计算结果数据；若通道选择标志信号为非默认信号，则选择复用计算输入数据作为计算输入数据，使用复用计算配置数据，进行FFT浮点计算，得到复用计算结果数据；
判断通道选择标志信号状态，若通道选择标志信号为默认信号，对首次计算结果数据进行第一存储处理，得到第一存储数据，第一存储处理完成后，将通道选择标志信号修改为非默认信号，并对第一存储数据进行复用计算处理，得到复用计算输入数据；若通道选择标志信号为非默认信号，对复用计算结果数据进行第二存储处理，得到第二存储数据，第二存储处理完成后，将通道选择标志信号进行修改为默认信号。
2.根据权利要求1所述的一种基于ZYNQ-FPGA的FFT复用方法，其特征是：所述原始数据的获取过程为：采集前端数据，并对采集得到的前端数据进行预处理，预处理完成后得到原始数据。
3.根据权利要求2所述的一种基于ZYNQ-FPGA的FFT复用方法，其特征是：对前端数据预处理的过程为：将若干路独立形式的前端数据进行合并，合并完成后得到单路采集数据；对单路采集数据进行时钟域转换，并进行加窗操作，得到原始数据。
4.根据权利要求3所述的一种基于ZYNQ-FPGA的FFT复用方法，其特征是：在进行FFT浮点计算时，先对计算输入数据进行拆分，将计算输入数据拆分成多路数据，并分别进行FFT浮点计算，计算完成后，再将多路FFT浮点计算的计算结果数据进行合并，得到单路的计算结果数据。
5.根据权利要求4所述的一种基于ZYNQ-FPGA的FFT复用方法，其特征是：第一存储处理的过程为：将首次计算结果数据按照第一写入规则写入内存芯片(16)，按照第一读出规则从内存芯片(16)读出，得到能够符合FFT浮点计算要求的数据；
第二存储处理的过程为：将复用计算结果数据按照第二写入规则写入内存芯片(16)，按照第二读出规则从内存芯片(16)读出，得到能够符合后续计算要求的数据。
6.一种用于执行权利要求1中方法的基于ZYNQ-FPGA的FFT复用系统，其特征是：包括：
原始数据模块，用于获取原始数据；
通道选择标志模块(10)：用于提供通道选择标志信号；在第一存储处理完成后，将通道选择标志信号修改为非默认信号；在第二存储处理完成后，将通道选择标志信号进行修改为默认信号；
FFT通道选择模块(4)，用于在获得原始数据后，根据通道选择标志信号，选择计算输入数据，若通道选择标志信号为默认信号，则选择原始数据；若通道选择标志信号为非默认信号，则选择复用计算输入数据；
FFT配置模块(5)，用于在通道选择标志信号为默认信号时，为FFT浮点计算提供首次计算配置数据；在通道选择标志信号为非默认信号时，为FFT浮点计算提供复用计算配置数据；
FFT浮点计算模块(7)，用于对原始数据进行FFT浮点计算，得到首次计算结果数据；对复用计算输入数据进行FFT浮点计算，得到复用计算结果数据；
FFT通道分配模块(11)，用于在通道选择标志信号为默认信号时，为首次计算结果数据选择第一存储处理方式，在通道选择标志信号为非默认信号时，为复用计算结果数据选择第二存储处理方式；
第一存储处理模块(12)，用于对首次计算结果数据进行第一存储处理，得到第一存储数据；
复用计算处理模块(8)，用于对第一存储数据进行复用计算处理，得到复用计算输入数据；
第二存储处理模块(13)，用于对复用计算结果数据进行第二存储处理，得到第二存储数据。
7.根据权利要求6所述的一种基于ZYNQ-FPGA的FFT复用系统，其特征是：原始数据模块包括：
数据源模块(1)，用于采集前端数据；
数据预处理模块(2)，用于对采集的前端数据进行预处理，得到原始数据；
所述数据预处理模块(2)，包括位宽转换子模块、hamming窗子模块以及时钟转换子模块，所述位宽转换子模块用于若干路独立形式的前端数据进行合并，合并完成后得到单路采集数据，所述时钟转换子模块，用于对单路采集数据进行时钟域转换，所述hamming窗子模块用于对时钟域转换后的数据进行加窗操作，得到原始数据。
8.根据权利要求7所述的一种基于ZYNQ-FPGA的FFT复用系统，其特征是：还包括：数据缓存模块(3)，用于对所述数据预处理模块(2)进行缓存，优化原始数据的时序；
数据拆分模块(6)，用于对计算输入数据进行拆分，将计算输入数据拆分成多路数据；
数据合并模块(9)，用于在FFT浮点计算完成之后，将多路FFT浮点计算的计算结果数据进行合并，得到单路的计算结果数据。
9.一种基于ZYNQ-FPGA的FFT复用装置，其特征是：包括：处理器和存储器，所述存储器存储有所述处理器可执行的计算机程序，所述处理器执行所述计算机程序时实现权利要求1-5中任一项所述的方法。
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