CN116034464A - 具有失效保护结构的半导体装置 - Google Patents

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Zhuzhou CRRC Times Semiconductor Co Ltd
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Abstract

提供了一种半导体装置(1)，包括：壳体，包括：第一壳体电极(4)和第二壳体电极(5)以及管状壳体元件(8)，第一壳体电极(4)和第二壳体电极(5)布置在壳体的相反侧面，管状壳体元件(8)布置在第一壳体电极(4)和第二壳体电极(5)之间并且被构造为将第一壳体电极(4)与第二壳体电极(5)彼此电绝缘；至少一个半导体芯片(20)，其布置在壳体内第一壳体电极(4)和第二壳体电极(5)之间；以及金属防爆护罩(12)，其布置在壳体内，其中，金属防爆护罩(12)被构造为延伸进入在至少一个半导体芯片(20)和管状壳体元件(8)之间形成的空间，使得金属防爆护罩围绕至少一个半导体芯片(20)。

Description

具有失效保护结构的半导体装置
技术领域
本公开涉及一种半导体装置。更具体地但非排他地，本公开涉及一种功率半导体装置，其通过在其壳体内布置金属防爆护罩而具有改进的失效模式。
背景技术
功率半导体装置可以容纳一个或更多个功率半导体芯片(或管芯)。功率半导体芯片常用于切换大电流和大电压，并且可以包括功率晶体管、功率二极管、以及晶闸管等中的一个或更多个。功率晶体管包括但不限于功率金属-氧化物半导体场效应晶体管(MOSFET)、功率双极结型晶体管(BJT)、以及绝缘栅双极晶体管(IGBT)等。晶闸管包括但不限于集成门极换流晶闸管(IGCT)，以及门极关断晶闸管(GTO)等。功率半导体装置也可以被称为功率模块或功率电子模块。
功率半导体装置通常具有气密封装。气密封装提供了封闭内部空间的气密密封壳体(或外壳)，并且一个或更多个功率半导体芯片被布置在壳体的内部空间内。气密封装通常填充有惰性气体(例如氮气)以防止湿气、灰尘颗粒和/或其他杂质粒子进入封装，由此确保芯片的正常操作。术语“壳体”和“外壳”在下文中互换使用。
图1示意性地示出了具有压接式封装的已知的功率半导体装置100的剖视图。压接式封装通常是气密封装。压接式功率半导体装置是传统隔离基极功率半导体装置(isolated-base power semiconductor device)的替代品，在传统隔离基极功率半导体装置中，功率半导体芯片通常被锡焊在分别承载芯片的隔离基板上，并且还被引线键合到基板。压接式装置通常依靠通过外部夹紧系统施加的力与芯片接触，而不是依靠隔离底座装置中使用的引线键合和焊点。
如图1所示，压接式功率半导体装置100包括多个半导体芯片120。各个的半导体芯片120在单个压力接触壳体内并联连接以产生含有具有电流处理能力的多个芯片的单个装置，理想情况下，电流处理能力是壳体中所含有的所有芯片的能力的总和。将半导体芯片120放置在机械应变缓冲器102、103之间以形成半导体单元130。然后将这些半导体单元120定位在气密密封的壳体中的上部电极104与下部电极105之间；气密密封的壳体由电极104、105，陶瓷管108，和薄凸缘106、107、109形成。薄凸缘包括盖凸缘106、壳体上部凸缘107、以及壳体下部凸缘109。薄凸缘106、107、109在电极104、105与陶瓷管108之间形成不透气的柔性接头。气密密封的壳体封闭内部空间111。内部空间111通常填充有氮气。
通常一个电极(例如，上部电极104)是平坦的，而另一个电极(例如，下部电极105)具有在其内表面上形成的柱体110的阵列。半导体单元130通常具有不同面积的上部接触区和下部接触区。如图1所示，下部电极105的柱体110允许接触芯片120的底部表面的较小区域。
在内部气压过高的情况下，具有气密外壳的功率半导体装置容易出现不受控制的外壳破裂。内部气压可能由于诸如局部能量存储引起的高能放电或者在被称为短路失效模式的状态中继续操作等事件而被增加到临界水平。
如果功率半导体装置失效并且失去其承受高电压的能力，那么可能发生高能放电。通常，功率半导体装置连接在含有能够存储数十千焦电能的非常大的电容器的电路中以形成电气系统。在系统操作期间，电容器上的电压保持在高电平。这是通过装置的高电压阻断能力实现的。在装置发生失效的情况下，其高电压阻断能力丧失，并且来自(多个)电容器的能量以高电流的形式非常迅速地释放，通常在几十微秒的过程中被释放。当装置(例如，装置100)失效时，它最初在单个点(例如，芯片120中的单个芯片)失效。该点相对于装置的其余部分呈现低阻抗状态。电流将遵循电阻最小的路径流动，并且因此倾向于流过失效点。在发生高能放电的情况下，在该点的高电流密度导致快速过热，从而导致相邻组件的熔化和热分解，并在气密密封外壳的内部空间(例如，空间111)内产生高压力。如果高压力超过外壳的耐压能力，那么壳体通常会以不可预测的方式破裂。
在具有内置冗余(即所使用的装置的数量超过所需的最小数量)的系统中，如果失效装置能够承受初始高能放电事件，那么该装置通常需要在所谓的短路失效模式中持续操作很长一段时间，通常直到系统的下一次定期维护，下一次定期维护可能间隔一年或更长时间发生。在短路失效模式中，失效装置必须实现并保持近似于短路的低阻抗状态，以使系统能够作为一个整体继续操作。在这种状态下，系统的负载电流通常通过失效装置中的小区域传导，例如单个失效芯片。这导致装置的外壳内产生局部高温。高温不仅增加了壳体内气体(例如氮气)的压力，还可能导致聚合物组件的热分解，产生额外的气体并进一步增加内部压力。如果内部气压超过外壳的承受能力，那么对于高能放电事件，外壳可以按不可预测的方式破裂。
由于高温气体的排放以及包括金属和陶瓷等材料在内的碎片的喷射，功率半导体装置的外壳破裂对邻近设备和人员都是危险的。一种减轻由于功率半导体装置的外壳破裂导致的危险的方式是改进外壳的抗破裂性。
已知技术涉及在外壳内使用(多个)防护罩来阻塞在失效位置与陶瓷管108和薄凸缘106、107、109的内表面之间的热气和爆炸碎片的路径。防护罩通常由绝缘材料制成，例如陶瓷和聚合物或它们的混合物。DE 202015102948 U1、US 4399452 A、JP S54-25165 A和WO2016/184590 A1公开了防护罩的各种示例。US4567504也公开了使用绝缘塑料箔来保护外壳的陶瓷管。
防护罩的材料并不理想。具体地，由聚合物制成的防护罩可以有助于在高至一定的能量水平下防止爆炸性外壳破裂，但是它们同时可能增加外壳内累积的压力水平。这是因为聚合物会在短路失效模式期间经历的高温下发生热分解，并且热分解增加密封外壳内的内部气压。因此，在过压力超过临界值的情况下，由聚合物制成的防护罩仅具有有限的效果。
陶瓷材料通常是易碎的并且难以通过大规模生产技术以可接受的成本制造成精确的尺寸。因此，由陶瓷制成的防护罩通常需要较大的尺寸公差。此外，陶瓷护罩需要相对较厚以抵抗断裂。因此，壳体中需要足够的额外空间来容纳陶瓷护罩。
本公开的其中一个目的是提供一种具有改进的失效模式的半导体装置，其解决了与已知半导体装置相关联的问题，无论问题是在本文还是以其他方式识别的。
发明内容
根据本公开的第一方面，提供了一种半导体装置，包括：
壳体，其包括：第一壳体电极和第二壳体电极以及管状壳体元件，第一壳体电极和第二壳体电极布置在壳体的相对的侧面，管状壳体元件布置在第一壳体电极和第二壳体电极之间并且被构造为将第一壳体电极与第二壳体电极彼此电绝缘；
至少一个半导体芯片，其布置在壳体内的第一壳体电极和第二壳体电极之间；以及
金属防爆护罩，其布置在壳体内，其中，金属防爆护罩被构造为延伸进入在至少一个半导体芯片和管状壳体元件之间形成的空间，使得金属防爆护罩围绕至少一个半导体芯片。
通过延伸进入在至少一个半导体芯片和管状壳体元件之间形成的空间以便围绕至少一个半导体芯片，金属防爆护罩能够在至少一个半导体芯片中的失效位置和管状壳体元件的内表面之间阻塞热气和爆炸碎片的路径。因此，金属防爆护罩可用于保护管状壳体元件免受由至少一个半导体芯片的爆炸产生的力造成的破坏。
金属防爆护罩，顾名思义，是由(多种)金属材料制成的。(多种)金属材料的使用确保金属防爆护罩不会热分解并且不会导致在半导体装置的短路失效模式的操作期间观察到的内部气压增加。此外，由于(多种)金属材料的强度和延展性，金属防爆护罩可以做得比具有同等鲁棒性的塑料或陶瓷护罩更薄，消耗更少的壳体内部体积，并且在失效模式期间在壳体内为气体膨胀留出更多空间。因此，金属防爆护罩也可以用于降低壳体的爆炸性破裂的风险。
因此，利用金属防爆护罩，半导体装置具有改进的失效模式和更高的可靠性。
至少一个半导体芯片可以包括相对的第一表面和第二表面，其分别面对第一壳体电极和第二壳体电极。金属防爆护罩可以被构造为延伸超过第一表面和第二表面中的每一个。
通过延伸超过第一表面和第二表面中的每一个，金属防爆护罩能够在至少一个半导体芯片中的失效位置与管状壳体元件的内表面之间阻塞热气和爆炸碎片的大部分(如果不是全部的话)可能路径。因此，金属防爆护罩可以有效地保护管状壳体元件免受破坏。
金属防爆护罩可以与至少一个半导体芯片间隔开。
金属防爆护罩可以包括金属管。金属管可以沿壳体的轴向方向延伸。
金属防爆护罩还可以包括附接到金属管的自由端部的唇缘。唇缘可以从金属管的自由端部径向地向内延伸。
应当理解，金属管的“自由端部”是指未固定地连接到半导体装置的任何其他结构的不受约束的端部。
半导体装置还可以包括包覆金属防爆护罩的介电涂层。
金属防爆护罩可以包括相对的第一端部和第二端部。第一端部可以是电耦合到第一壳体电极的固定端部。第二端部可以是与第二壳体电极间隔开的自由端部。
由于第二端部与第二壳体电极间隔开，所以金属防爆护罩不会在第一壳体电极和第二壳体电极之间产生意外的电短路。
应当理解，金属防爆护罩的“固定端部”是指固定地连接到半导体装置的另一结构的受限端部，而金属防爆护罩的“自由端部”是指未固定地连接到半导体装置的任何其他结构的非受限端部。
相对的第一端部和第二端部可以沿壳体的轴向方向布置。
金属防爆护罩可以固定地连接到第一壳体电极。
壳体还可以包括将第一壳体电极与管状壳体元件连接的第一凸缘，以及将第二壳体电极与管状壳体元件连接的第二凸缘。
金属防爆护罩可以固定地连接到第一凸缘。
半导体装置还可以包括布置在至少一个半导体芯片与第一壳体电极之间的导电结构。导电结构可以电耦合到第一壳体电极和至少一个半导体芯片。
导电结构可以通过压力电耦合到第一壳体电极。此外或可替代地，导电结构可以通过压力电耦合到至少一个半导体芯片。
金属防爆护罩可以固定地连接到导电结构。
导电结构可以包括布置在至少一个半导体芯片和第一壳体电极之间的金属板，以及在金属板和至少一个半导体芯片之间延伸的至少一个第一柱体。
金属防爆护罩可以固定地连接到金属板。
导电结构还可以包括在第一壳体电极与金属板之间延伸的至少一个第二柱体。
金属防爆护罩可以被称为第一金属防爆护罩。半导体装置还可以包括第二金属防爆护罩，第二金属防爆护罩布置在壳体内并与第一金属防爆护罩间隔开。
第二金属防爆护罩可以包括金属管。金属管可以沿壳体的轴向方向延伸。
第二金属防爆护罩可以在沿着垂直于壳体的轴向方向的平面具有比第一金属防爆护罩更大的横截面尺寸。
第一金属防爆护罩和第二金属防爆护罩可以是同心的。
第一金属防爆护罩和第二金属防爆护罩可以沿相反的方向延伸。
第二金属防爆护罩可以沿壳体的轴向方向与第一金属防爆护罩重叠。
表述“第二金属防爆护罩沿壳体的轴向方向与第一金属防爆护罩重叠”是指当第一金属防爆护罩和第二金属防爆护罩被投影到壳体的轴向方向时，其投影重叠。因此，第一金属防爆护罩和/或第二金属防爆护罩可以沿与壳体的轴向方向不同的方向延伸。
第二金属防爆护罩可以包括相对的第三端部和第四端部。第三端部可以是电耦合到第二壳体电极的固定端部，第四端部可以是与第一壳体电极间隔开的自由端部。
半导体装置还可以包括与第二金属防爆护罩间隔开的第三金属防爆护罩。第三金属防爆护罩可以在沿着垂直于壳体的轴向方向的平面具有比第二金属防爆护罩更大的横截面尺寸。
第一金属防爆护罩、第二金属防爆护罩和第三金属防爆护罩可以是同心的。
壳体可以是气密的。
至少一个半导体芯片可以电耦合并且热耦合到第一壳体电极和第二壳体电极中的每一个。
至少一个半导体芯片可以通过压力耦合到第一壳体电极和第二壳体电极中的至少一个。
半导体装置还可以包括布置在至少一个半导体芯片与第一壳体电极之间的第一应变缓冲器。
半导体装置还可以包括布置在至少一个半导体芯片与第二壳体电极之间的第二应变缓冲器。
(第一)金属防爆护罩可以被构造为延伸超过第一应变缓冲器和第二应变缓冲器中的一个或更多个。
半导体装置可以是功率半导体装置，至少一个半导体芯片可以包括至少一个功率半导体芯片。
根据本公开的第二方面，提供了一种制造半导体装置的方法，包括：
提供壳体，其中，壳体包括第一壳体电极和第二壳体电极以及管状壳体元件，第一壳体电极和第二壳体电极布置在壳体的相反侧面，管状壳体元件布置在第一壳体电极和第二壳体电极之间并且被构造为将第一壳体电极与第二壳体电极彼此电绝缘；
将至少一个半导体芯片布置在壳体内第一壳体电极和第二壳体电极之间；以及
将金属防爆护罩布置在壳体内，其中，金属防爆护罩延伸进入在至少一个半导体芯片和管状壳体元件之间形成的空间，使得金属防爆护罩围绕至少一个半导体芯片。
在适当的情况下，上文描述的关于本公开的第一方面的可选特征中的任何一个可以应用于本公开的第二方面。
在本公开中使用的表述“一体形成”是指一体形成的元件连接在一起以便组成单个完整的件或单元，并且在不破坏该件或单元的完整性的情况下不能被容易地拆卸。
本公开中使用的术语“固定连接”是指连接的元件可以一体形成，或者可替代地，可以牢固地结合在一起(例如，通过锡焊、烧结或铜焊工艺)。
在本公开中使用的术语“电耦合”和“热耦合”意指一个或更多个中间元件可以连接在耦合元件之间。
还应理解，术语“第一”、“第二”、“第三”和“第四”在本公开中为了便于描述仅用于标记相关元件(例如，“壳体电极”、“金属防爆护罩”和“端部”等)，并不意味着对相关元件的顺序或位置的任何限制。
附图说明
为了可以更充分地理解本公开，现在将参考附图以示例的方式描述本公开的多个实施例，其中：
图1是已知半导体装置的示意图；
图2是根据本公开的第一实施例的半导体装置的示意图；
图3是图2的半导体装置在失效模式期间的局部视图；
图4是根据本公开的第二实施例的半导体装置的示意图；
图5是根据本公开的第三实施例的半导体装置的示意图；
图6是根据本公开的第四实施例的半导体装置的示意图；
图7是根据本公开的第五实施例的半导体装置的示意图；
图8是根据本公开的第六实施例的半导体装置的示意图；
图9是根据本公开的第七实施例的半导体装置的示意图；
图10是根据本公开的第八实施例的半导体装置的示意图。
图11示意性地示出了用于制造半导体装置的方法的处理步骤；
在图中，通过相同的附图标记表示相同的部件。
应当理解，附图仅用于说明目的并且未按比例绘制。
具体实施方式
图2示意性地示出了根据本公开的第一实施例的半导体装置1(下文称为“装置”)的横截面剖视图。在该示例中，半导体装置1被实现为多芯片压接式功率半导体装置。
如图2所示，装置1包括上部电极4、下部电极5、上部应变缓冲器2、下部应变缓冲器3、以及多个功率半导体芯片20(下文称为“芯片”)。上部应变缓冲器2和下部应变缓冲器3被布置在芯片20的相对的表面。上部电极4和下部电极5通常由铜制成。上部应变缓冲器2和下部应变缓冲器3通常由钼制成。功率半导体芯片20可以用硅技术制造，或者可替代地可以基于其他类型的半导体，例如碳化硅、氮化镓、或硅锗等。芯片20可以包括功率晶体管(例如IGBT、功率MOSFET、功率BJT)、功率二极管、功率晶闸管(例如IGCT、GTO)等中的一个或更多个。
在装置1的正常操作期间，装置1加热和冷却，因此装置1的每个组件经历热膨胀和收缩。相邻组件的热膨胀系数的差异导致它们的接触表面出现磨料磨损(也称为“微动磨损”)。硅和钼的热膨胀系数比硅和铜的热膨胀系数更接近地匹配。应变缓冲器2、3用于降低芯片20的表面上的磨损率。芯片20可以被银烧结(或以其他方式结合)到应变缓冲器2、3以进一步降低微动磨损的风险并降低芯片20的热阻。单个芯片20及其相关联的应变缓冲器2、3的组合可以被称为半导体单元30。然而，应当理解，应变缓冲器2、3可以全部地或部分地被从半导体单元30省略。如图2所示，半导体单元30彼此横向地间隔开。半导体单元30在上部电极4和下部电极5之间并联地电连接。因此，装置1的总额定电流大致由装置1内部并联的半导体单元30的数量和每个半导体单元30的额定电流决定。
装置1还包括盖凸缘6、壳体上部凸缘7、管状壳体元件8、以及壳体下部凸缘9。这些组件在上部电极4和下部电极5之间形成不透气(或气密)连接。管状壳体元件8为管状形状并且围绕半导体单元30。当从图2的顶部观察时，管状壳体元件8的横截面通常为正方形或圆形，但是可以采用任何合适的形状。管状壳体元件8在上部电极4和下部电极5之间延伸。壳体下部凸缘9将下部电极5与管状壳体元件8连接。盖凸缘6和壳体上部凸缘7将上部电极4与管状壳体元件8连接。凸缘6、7、9中的每一个都是环状的并且大致遵循管状壳体元件8的形状。
电极4、5和凸缘6、7、9以及管状壳体元件8共同形成装置1的气密壳体。壳体的轴向方向在图2中被示出并被标记为“Y”。Y轴向方向通常与管状壳体元件8的中心轴线重合。半导体单元30位于壳体内上部电极4和下部电极5之间。上部电极4和下部电极5也可以被称为壳体电极。上部电极4和下部电极5中的一个可以被称为“第一壳体电极”，而另一个被称为“第二壳体电极”。因此，将“第一壳体电极”与管状壳体元件8连接的(多个)凸缘(例如，壳体下部凸缘9，或盖凸缘6和壳体上部凸缘7的组合)可以被称为“第一凸缘”，将“第二壳体电极”与管状壳体元件8连接的(多个)凸缘(例如，盖凸缘6和壳体上部凸缘7的组合或壳体下部凸缘9)可以被称为“第二凸缘”。
管状壳体元件8包括电绝缘材料(例如，陶瓷)并且将上部电极4与下部电极5电绝缘。应当理解，管状壳体元件8还可以包括(多种)导电材料，只要(多种)导电材料不在电极4、5之间形成导电路径。凸缘6、7、和9可以由铜或镍铁制成。
壳体封闭内部空间11，内部空间11通常以合适的压力(例如，大约一个标准大气压)被填充惰性气体(例如，氮气)以确保芯片20的可靠操作。虽然图2示出内部空间11包括位于每个半导体单元30的相对的侧面的分离的区段，但应当理解，事实上分离的区段在相对于图2的横截面的第三维度中是相互连接的。
下部电极5还包括与柱体10的阵列一体形成的电极板19。电极板19具有大致平坦的内表面和外表面。在本公开中，壳体组件的“内表面”表述是指面对半导体单元30的表面，而壳体元件的“外表面”表述是指暴露于装置1的外部的表面。柱体10的阵列在电极板19的内表面和半导体单元30的下部表面之间延伸。半导体单元30通常具有不同面积的上部接触区和下部接触区。在图2的示例中，上部接触区的尺寸大于下部接触区的尺寸。柱体10与半导体单元30的下部接触区形成接触。
半导体单元30与上部电极4之间，和/或半导体单元30与柱体10之间可以存在干界面。干界面是指界面相对侧面的元件通过压力被耦合，并且元件之间没有粘合材料。通过将半导体单元30夹紧在电极4、5之间，芯片20电耦合并且热耦合到电极4、5。具体地，芯片20的上部侧面电耦合并且热耦合到上部电极4。芯片20的下部侧面电耦合并且热耦合到下部电极5。
装置1还包括布置在壳体内的第一金属防爆护罩12和第二金属防爆护罩22。金属防爆护罩12、22中的每一个均采用金属管的形式。金属管的中心轴线可以平行于Y轴线。金属防爆护罩12、22由大致与电极4、5的材料相容的(多种)金属材料制成。在示例中，金属防爆护罩12、22由铜或镍铁制成。当沿Y轴线观察时，金属防爆护罩12、22的横截面形状可以遵循管状壳体元件8的形状(如上文所描述，其通常为圆形或方形)，虽然应当理解，金属防爆护罩12、22可以具有与管状壳体元件8不同的横截面形状。此外，第二金属防爆护罩22沿垂直于Y轴线的平面(图2中未标记)具有比第一金属防爆护罩12更大的横截面尺寸。优选地，金属防爆护罩12、22是同心的。此外，护罩12、22和管状壳体元件8也可以是同心的。
如图2所示，第一金属防爆护罩12附接到上部电极4的内表面，并向下(沿平行于Y轴线的方向)延伸进入半导体单元30与管状壳体元件8之间形成的空间，从而围绕半导体单元30。具体地，第一金属防爆护罩12的自由端部(例如，下部端部)延伸超过半导体单元30的下表面。第一金属防爆护罩12的上部端部与半导体单元30的上表面齐平。因此，第一金属防爆护罩12围绕半导体单元30(沿Y轴线)的全高度。
如图2的插图所示，第一金属防爆护罩12沿垂直于Y轴线的平面与附近的半导体单元30间隔开。当沿Y轴线测量时，第一金属防爆护罩12的自由端部进一步与电极板19的内表面间隔开间隙L1。由于第一金属防爆护罩12与上部电极4电连接，考虑到内部空间11中填充的气体(例如氮气)通常是介电气体，间隙L1确保第一金属防爆护罩12不与下部电极5电连接。这样，第一金属防爆护罩12不会在电极4、5之间形成会导致装置1发生故障的意外的导电短路。
进一步参考图2，第二金属防爆护罩22可以附接到壳体下部凸缘9的内表面，和/或电极板19的周边边缘。无论哪种方式，第二金属防爆护罩22都电连接到下部电极5。第二金属防爆护罩22(沿平行于Y轴线的方向)向上延伸并且与第一金属防爆护罩12的一部分重叠(overlap)。因此，在图2的示例中，护罩12、22沿相反的方向延伸。当沿Y轴线测量时，护罩12、22的重叠部分具有长度L3。
当沿着垂直于Y轴线的平面测量时，第二金属防爆护罩22与第一金属防爆护罩12进一步间隔开间隙W1。进一步地，当沿Y轴线测量时，第二金属防爆护罩22的自由端部(例如，上部端部)与上部电极4的内表面间隔开间隙L2。间隙W1、L2确保第二金属防爆护罩22不与第一金属防爆护罩12或上部电极4电连接。因此，无论是单独的第二金属防爆护罩22还是护罩12、22的组合都不会将电极4、5电性地短路在一起。
L1、W1或L2的最小值大体上取决于半导体芯片20的额定电压和装置1的内部气压。空气的击穿电压在1个大气压下通常为3kV/mm，而氮气的击穿电压在1个大气压下通常为3.45kV/mm。在示例中，如果半导体芯片20的额定电压为3kV(意指上部电极4和下部电极5之间的电压差预计为3kV的量级)并且装置1的壳体被填充氮气，那么L1、W1或L2的最小值至少为约0.87mm(＝3kV/3.45kV/mm)。当L1、W1或L2小于最小值时，间隙中的电场可以超过氮气的介电强度，导致氮气部分地电离并开始导电，由此在电极4、5之间形成短路。
实际上，可以使用超过芯片20的额定电压除以3kV/mm的间隙，但是还需要考虑护罩12、22边缘处的电场集中。这是因为击穿是局部过程，并且开始于电场首先超过氮气的局部介电强度的(多个)点。通常来说，导体表面的电场在突出部分、尖锐点和边缘处最高。因此，气体的击穿通常开始于护罩12、22的边缘和/或拐角处。因此，L1、W1或L2的最小值可以被设置为略高于使用额定电压和气体的击穿电压计算出的值。
如图2的插图所示，L1、L2和L3的总和等于上部电极4和下部电极5之间的距离。优选将L1、L2最小化(同时仍满足如上所述的电极4、5之间的电绝缘要求)并将护罩12、22之间的竖直重叠L3最大化。图3示出了在装置1的失效模式中从最外面的芯片20喷射的压力波和碎片的示例性路径。如图3所示，压力波和碎片将被护罩12、22以及电极4、5的内表面反射。护罩12、22在竖直方向的重叠布置可以阻塞一方面是芯片20处的潜在失效点与另一方面是壳体凸缘6、7、9以及管状壳体元件8的内表面之间任何直接的视线路径。通过最大化护罩12、22的长度以及最大化竖直重叠L3，护罩12、22能够尽可能多地反射压力波和碎片。因此，护罩12、22在阻塞从半导体芯片20处的能量放电喷射出的压力波和碎片方面的效果也被最大化。
此外，虽然第一金属防爆护罩12沿垂直于Y轴线的平面与附近的半导体单元30间隔开，但是优选地，护罩12的直径尽可能地小，使得护罩12保持紧邻最外面的芯片20。这种布置最大化了通过第一金属防爆护罩12反射回壳体中心的能量，因为压力波进入护罩12、22之间的空间的潜在反射角被显著地限制。
还希望护罩12、22之间的径向间隙W1尽可能小(同时仍然满足如上所述的护罩12、22之间的电绝缘要求)。小的径向间隙W1对于减少从外护罩22的边界逸出的反射压力波的量是有用的。
在发生故障的情况下，爆炸的半导体芯片20(例如由硅形成)的热熔碎片可以在高压力下散开。重叠的金属防爆护罩12、22阻塞了由爆炸喷射的爆炸性散开的碎片和压力波的路径，并使管状壳体元件8以及凸缘6、7和9免受碎片和压力波的直接冲击。这样，重叠的金属防爆护罩12、22可用于保护壳体的所有内表面(包括管状壳体元件8的内表面以及凸缘6、7、9的内表面)免受由于熔化碎片20的强力爆炸性散开造成的破坏。
因为金属防爆护罩12、22由(多种)金属材料而不是聚合物制成，所以护罩12、22不会在高温下热分解，因此不会导致在短路失效模式下运行期间观察到内部气压增加。
此外，由于(多种)金属材料的强度和延展性，金属防爆护罩12、22可以做得比具有同等鲁棒性的塑料或陶瓷组件更薄，消耗更少的壳体内部体积，在壳体内为气体膨胀留出更多空间。
压接式功率半导体装置的使用者通常希望在装置发生失效时改进外壳抗破裂性。典型的解决方案使用塑料或硅树脂护罩来保护壳体的内表面免受由于系统存储的能量释放到失效装置中而产生的热冲击和机械冲击。这样的护罩可以防止这种初始冲击，但是随后会随着装置在其短路失效模式下操作而开始热分解，增加壳体内的内部气压，如果超过了壳体的耐压能力，那么可以导致不受控制的破裂。如果使用陶瓷护罩可以避免这种情况，但以可接受的成本在陶瓷组件中实现令人满意的尺寸精度是不可行的。相比之下，装置1通过使用不会热分解的金属防爆护罩12、22为壳体的内部表面提供保护，因此在短路失效模式中限制内部气压增加。金属防爆护罩12、22也可以用低成本以高尺寸精度制造。
虽然图2示出了第一金属防爆护罩12的自由端部(例如，下部端部)延伸超过半导体单元30的下表面，但是应当理解，在柱体10被省略或不设置下部缓冲器3的情况下，第一金属防爆护罩12的自由端部可以仅延伸超过芯片20的下表面。这样，第一金属防爆护罩12仍可以用于将大量能量反射回壳体的中心。
此外，虽然图2示出每个护罩12或22的侧壁是沿Y轴线延伸的直壁，但应理解，侧壁的至少一部分可以具有偏离Y轴线的弯曲轮廓。弯曲轮廓可以被设计为加强护罩12、22的机械强度。
还应当理解，护罩12、22中的一个或更多个可以沿着与Y轴线形成小角度的方向延伸，使得各个护罩具有截头圆锥形状。此外，图2示出护罩12、22中的每一个具有沿Y轴线的均匀的直径。应当理解，这种布置不是必需的，并且护罩12、22中的一个或更多个可以具有变化的直径。
优选地，护罩12、22和管状壳体元件8是同心的。同心布置是有利的，因为它允许护罩12、22在所有径向方向上均匀地起作用，但是可以基于装置1的特定要求进行修改。
装置1还可以包括由电极板19的内表面支撑的电路板(图2中未示出)。电路板可以包括印刷电路板(PCB)和至少一个安装在PCB上的电路，用于控制芯片20的操作。电连接器(例如弹簧承载销(spring loaded pin))通常用于将电路板上的(多个)电路电连接到芯片20的电极焊盘。例如，如果芯片20是IGBT，那么电路板可以包括产生门极电压的驱动电路，电连接器可以将每个芯片20的门极焊盘连接到电路板上的输出焊盘。应当理解，对于某些类型的芯片20(例如，功率二极管)可以省略电路板和电连接器。具有与电路板电连接的一个端部的信号线(图2中未示出)可以穿过护罩12、22以及装置1的壳体并且连接到装置1外部的控制终端。信号线可以通过延伸进入在护罩12、22之间形成的径向空间并且然后延伸越过第二金属防爆护罩22的自由端部来绕过第二金属防爆护罩22。可替代地，第二金属防爆护罩22可以包括孔或狭缝以用于信号线穿过。类似地，第一金属防爆护罩12也可以包括狭缝或孔以允许附加的元件从其自身穿过。
可以按照如下顺序组装装置1。首先，可以提供下部电极5，随后将壳体下部凸缘9、管状壳体元件8和第二金属防爆护罩22牢固地结合(例如，使用铜焊、锡焊或烧结工艺)到下部电极5。随后，然后将半导体单元30放置在柱体10的顶部。虽然在图2中未示出，但是可以使用通常由高温塑料制成的半导体单元定位器将半导体单元30保持在适当位置。接着，将上部电极4和第一金属防爆护罩12的组合件设置在半导体单元30的顶部。接着设置壳体上部凸缘7和盖凸缘6以密封装置1的壳体。应当理解，上述过程仅仅是组装装置1的示例，而绝不是进行限制。
图4至图10示意性地示出了根据本公开的第二至第八实施例的半导体装置1A至1G的横截面剖视图。使用相同的标记来标识装置1A-1G的与装置1相同的元件。使用相同的数字但带有字母“A”至“G”以区分装置1A-1G的与装置1对应但与其不同的元件。上文参考第一实施例描述的特征和优点大体上适用于第二至第八实施例。
参考图4，装置1A与装置1的不同之处在于金属防爆护罩增加了水平唇缘。具体地，装置1A包括第一金属防爆护罩12A和第二金属防爆护罩22A。第一金属防爆护罩12A包括类似于装置1的护罩12的金属管13，以及附接到金属管13的自由端部(例如，下部端部)的唇缘14。唇缘14从金属管13的自由端部径向地向内延伸。第二金属防爆护罩22A包括类似于装置1的护罩22的金属管23，以及附接到金属管23的自由端部(例如，上部端部)的唇缘24。唇缘24从金属管23的自由端部径向地向内延伸。唇缘14、24大致沿垂直于Y轴线的平面延伸，并且对压力波和碎片的反射具有有益效果。具体地，唇缘14能够将由芯片20喷射的压力波和碎片中的一些(否则它们可以从护罩12A的边界逸出)反射回壳体的中心。唇缘24能够将由芯片20喷射的压力波和碎片中的一些(否则它们可以从外护罩22A的边界逸出)反射回护罩12A、22A之间的径向间隙。唇缘14、24可以被类似地应用于半导体装置的其他实施例，无论是否在本文中描述。
参考图5，装置1B与装置1的不同之处在于装置1B包括第三金属防爆护罩32。类似于第一金属防爆护罩12，第三金属防爆护罩32采用金属管的形式，其具有大致平行于Y轴线的中心轴线。第三金属防爆护罩32的上部端部牢固地附接到盖凸缘6。第三金属防爆护罩32的自由下部端部与壳体下部凸缘9的内表面间隔开。第三金属防爆护罩32和壳体下部凸缘9之间的间隙确保第三金属防爆护罩32不会在电极4、5之间形成导电短路路径，该间隙以类似于图2的间隙L1的方式被大致确定。第三金属防爆护罩32沿Y轴线与第二金属防爆护罩22重叠，并且具有比第二金属防爆护罩22更大的横截面尺寸。优选地，金属防爆护罩22、32是同心的。第三金属防爆护罩32可以由铜或镍铁制成。如图5所示，第三金属防爆护罩32紧邻或接触管状壳体元件8，并且覆盖管状壳体元件8的大部分内表面。因此，第三金属防爆护罩32使管状壳体元件8免受从第二金属防爆护罩22逸出的碎片和压力波的直接冲击。当壳体内可以余出额外的空间时，可能希望使用第三金属防爆护罩32。第三金属防爆护罩32可以被类似地应用于半导体装置的其他实施例，无论是否在本文中描述。
参考图6，装置1C与装置1的不同之处在于，在装置1C中，第一金属防爆护罩12和第二金属防爆护罩22分别被包覆介电涂层15、25。介电涂层15、25可以由硅树脂制成，并且允许将护罩12、22定位为彼此之间更接近，并且允许将护罩定位为关于电极4、5更接近。换言之，介电涂层15、25改进了护罩12和下部电极5之间、护罩22和上部电极4之间以及护罩12、22之间的电绝缘。因此，可以减少图2的间隙L1和L2以及径向间隙W1，而不会对电极4、5之间的电绝缘有负面影响。介电涂层15、25可以被类似地应用于半导体装置的其他实施例，无论是否在本文中描述。
参考图7，装置1D与装置1的不同之处在于，下部电极5D采用具有平坦的内表面和外表面的电极板形式，并且导电结构40被布置在下部电极5D与半导体单元30之间。导电结构40包括金属板35以及在金属板35与半导体单元30之间延伸的柱体10的阵列。柱体10的阵列与金属板35一体形成。第二金属防爆护罩22D固定地连接到金属板35的周边边缘，其他与第二金属防爆护罩22相同。可以在金属板35和下部电极5D之间形成干界面。因此，第二金属防爆护罩22D电耦合到下部电极5D。在替代实施方式中，第二金属防爆护罩22D可以与金属板35和柱体10的阵列一体地形成，或者可以附接到金属板35的上表面。
参考图8，装置1E与装置1D的不同之处在于不同的导电结构40E被布置在下部电极5D和半导体单元30之间。导电结构40E包括金属板35E，在金属板35E和半导体单元30之间延伸的柱体10的第一阵列，以及在金属板35E和下部电极5D之间延伸的柱体38的第二阵列。金属板35E在柱体10(或38)之间横向地延伸并且可以包括位于合适位置的孔以允许其他元件穿过。第二金属防爆护罩22E固定地连接到金属板35E的上表面。可以在柱体38的第二阵列和下部电极5D之间形成干界面。因此，第二金属防爆护罩22E电耦合到下部电极5D。在替代实施方式中，第二金属防爆护罩22E可以与金属板35E一体成型，或者可以固定连接到金属板35E的周边边缘。
参考图9，装置1F与装置1的不同之处在于第二金属防爆护罩22F与下部电极5一体成型，除此之外与第二金属防爆护罩22相同。
参考图10，第二金属防爆护罩22被省略并且装置1G包括单个金属防爆护罩12。当装置内的自由体积限制包括另外的护罩时可以使用这种布置。虽然第一金属防爆护罩12本身的性能不如使用重叠的金属防爆护罩12、22，但是第一金属防爆护罩12仍然能够阻塞由失效芯片20喷射的压力波和碎片的大部分路径，以便保护管状壳体元件8以及凸缘6、7和9的内表面。
在如图2至图10示出的装置1至1G中，壳体电极4、5(或5D)被用作施加压力的机构。可替代地，可以使用不同的施加压力的机构，例如弹簧机构。
虽然图2至图10涉及多芯片压接式功率半导体装置，但是应当理解，(多个)金属防爆护罩可以同样用于任何关注其气密壳体的爆炸性破裂的半导体装置的设计中。还应当理解，这样的半导体装置可以在其中包括任何合适数量的芯片。
图11示意性地示出了用于制造半导体装置(例如，装置1、1A-1G中的任何)的方法的处理步骤。
在步骤S1，提供壳体。壳体包括布置在壳体相对的侧面的第一壳体电极和第二壳体电极(例如，壳体电极4、5)，以及布置在第一壳体电极和第二壳体电极之间的管状壳体元件(例如，管状壳体元件8)。管状壳体元件被构造为将第一壳体电极与第二壳体电极彼此电绝缘。
在步骤S2，将至少一个半导体芯片(例如，芯片20)布置在壳体内第一壳体电极和第二壳体电极之间。
在步骤S3，将金属防爆护罩(例如，护罩12)布置在壳体内。金属防爆护罩延伸进入在至少一个半导体芯片和管状壳体元件之间形成的空间，使得金属防爆护罩围绕至少一个半导体芯片。
应当理解，可以按不同于描述顺序的时间顺序来执行这些步骤。例如，步骤S1可以包括两个子步骤，分别提供壳体的第一部分和第二部分，并且可以在两个子步骤之间执行步骤S2和S3，使得至少一个半导体芯片和隔板被布置在壳体内。
术语“具有”、“含有”、“包含”、“包括”等是开放性的，这些术语表示存在所描述的结构、元件或特征，但是不排除存在附加元件或特征。冠词“一”、“一个”和“该”旨在包括复数和单数，除非上下文另有明确说明。
本领域的技术人员将理解，在前面的描述和所附权利要求书中，诸如“上部”、“下部”、“顶部”、“底部”等的位置术语是参照半导体装置的概念性图示做出的，例如那些示出标准剖视图和附图中所示的那些。使用这些术语是为了便于参考，但不旨在具有限制性质。因此，这些术语应被理解为指的是当处于如附图所示的朝向时的半导体装置。
虽然已根据上文描述的优选实施例描述了本公开，但是应该理解这些实施例仅是说明性的并且权利要求书不限于这些实施例。本领域的技术人员将能够针对本公开做出修改和替代，这些修改和替代被认为落入所附权利要求的范围内。本说明书中公开或示出的每个特征可以单独地或与本文公开或示出的任何其他特征以任何适当的组合被并入本公开中。

Claims (22)

1.一种半导体装置，包括：
壳体，其包括：第一壳体电极和第二壳体电极以及管状壳体元件，所述第一壳体电极和所述第二壳体电极布置在所述壳体的相对的侧面，所述管状壳体元件布置在所述第一壳体电极和所述第二壳体电极之间并且被构造为将所述第一壳体电极与所述第二壳体电极彼此电绝缘；
至少一个半导体芯片，其布置在所述壳体内所述第一壳体电极和所述第二壳体电极之间；以及
金属防爆护罩，其布置在所述壳体内，其中，所述金属防爆护罩被构造为延伸进入在所述至少一个半导体芯片和所述管状壳体元件之间形成的空间，使得所述金属防爆护罩围绕所述至少一个半导体芯片。
2.根据权利要求1所述的半导体装置，其中，所述至少一个半导体芯片包括相对的第一表面和第二表面，所述第一表面和第二相对表面分别面对所述第一壳体电极和所述第二壳体电极，并且其中，所述金属防爆护罩被构造为延伸超过所述第一表面和所述第二表面中的每一个。
3.根据前述权利要求中任一项所述的半导体装置，其中，所述金属防爆护罩与所述至少一个半导体芯片间隔开。
4.根据前述权利要求中任一项所述的半导体装置，其中，所述金属防爆护罩包括金属管。
5.根据权利要求4所述的半导体装置，其中，所述金属防爆护罩包括附接到所述金属管的自由端部的唇缘，并且所述唇缘从所述金属管的所述自由端部径向地向内延伸。
6.根据前述权利要求中任一项所述的半导体装置，还包括包覆所述金属防爆护罩的介电涂层。
7.根据前述权利要求中任一项所述的半导体装置，其中，所述金属防爆护罩包括相对的第一端部和第二端部，并且其中，所述第一端部是电耦合到所述第一壳体电极的固定端部，并且所述第二端部是与所述第二壳体电极间隔开的自由端部。
8.根据前述权利要求中任一项所述的半导体装置，其中，所述金属防爆护罩固定地连接到所述第一壳体电极。
9.根据前述权利要求中任一项所述的半导体装置，其中，所述壳体还包括第一凸缘以及第二凸缘，所述第一凸缘将所述第一壳体电极与所述管状壳体元件进行连接，所述第二凸缘将所述第二壳体电极与所述管状壳体元件进行连接。
10.根据权利要求9所述的半导体装置，其中，所述金属防爆护罩固定地连接到所述第一凸缘。
11.根据前述权利要求中任一项所述的半导体装置，还包括导电结构，所述导电结构布置在所述至少一个半导体芯片和所述第一壳体电极之间，并且其中，所述导电结构电耦合到所述第一壳体电极和所述至少一个半导体芯片。
12.根据权利要求11所述的半导体装置，其中，所述金属防爆护罩固定地连接到所述导电结构。
13.根据权利要求11或12所述的半导体装置，其中，所述导电结构包括金属板以及至少一个第一柱体，所述金属板布置在所述至少一个半导体芯片和所述第一壳体电极之间，所述至少一个第一柱体在所述金属板和所述至少一个半导体芯片之间延伸。
14.根据前述权利要求13中任一项所述的半导体装置，其中，所述导电结构还包括至少一个第二柱体，所述至少一个第二柱体在所述第一壳体电极和所述金属板之间延伸。
15.根据前述权利要求中任一项所述的半导体装置，其中，所述金属防爆护罩是第一金属防爆护罩，并且所述半导体装置还包括第二金属防爆护罩，所述第二金属防爆护罩布置在所述壳体内并且与所述第一金属防爆护罩间隔开。
16.根据权利要求15所述的半导体装置，其中，所述第二金属防爆护罩在沿着垂直于所述壳体的轴向方向的平面具有比所述第一金属防爆护罩更大的横截面尺寸。
17.根据权利要求15或16所述的半导体装置，其中，所述第一金属防爆护罩和所述第二金属防爆护罩是同心的。
18.根据权利要求15至17中任一项所述的半导体装置，其中，所述第一金属防爆护罩和所述第二金属防爆护罩沿相反的方向延伸。
19.根据权利要求15至18中任一项所述的半导体装置，其中，所述第二金属防爆护罩沿所述壳体的轴向方向与所述第一金属防爆护罩重叠。
20.根据从属于权利要求7的权利要求15至19中任一项所述的半导体装置，其中，所述第二金属防爆护罩包括相对的第三端部和第四端部，并且其中，所述第三端部是电耦合到所述第二壳体电极的固定端部，并且所述第四端部是与所述第一壳体电极间隔开的自由端部。
21.根据权利要求15至20中任一项所述的半导体装置，还包括与所述第二金属防爆护罩间隔开的第三金属防爆护罩，其中，所述第三金属防爆护罩在沿着垂直于所述壳体的轴向方向的平面具有比所述第二金属防爆护罩更大的横截面尺寸。
22.一种制造半导体装置的方法，包括：
提供壳体，其中，所述壳体包括第一壳体电极和第二壳体电极以及管状壳体元件，诉讼第一壳体电极和所述第二壳体电极布置在所述壳体的相对的侧面，所述管状壳体元件布置在所述第一壳体电极和所述第二壳体电极之间并且被构造为将所述第一壳体电极与所述第二壳体电极彼此电绝缘；
将至少一个半导体芯片布置在所述壳体内所述第一壳体电极和所述第二壳体电极之间；以及
将金属防爆护罩布置在所述壳体内，其中，所述金属防爆护罩延伸进入在所述至少一个半导体芯片和所述管状壳体元件之间形成的空间，使得所述金属防爆护罩围绕所述至少一个半导体芯片。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5425165A (en) 1977-07-28 1979-02-24 Mitsubishi Electric Corp Semiconductor device
DE2915862C2 (de) 1979-04-19 1985-04-25 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement mit scheibenförmigem Gehäuse
JPS5635443A (en) 1979-08-31 1981-04-08 Toshiba Corp Semiconductor device
JP2015138835A (ja) * 2014-01-21 2015-07-30 株式会社東芝 半導体装置
EP3007220A1 (en) * 2014-10-10 2016-04-13 ABB Technology AG Power semiconductor device having protection against explosion or rupture
EP3117455B1 (en) 2015-05-19 2017-11-01 ABB Schweiz AG Semiconductor device
DE202015102948U1 (de) 2015-06-08 2015-06-24 Abb Technology Ag Halbleiterbauelement
DE102016209577A1 (de) * 2016-06-01 2017-12-07 Siemens Aktiengesellschaft Leistungsmodul
JP6585569B2 (ja) * 2016-09-15 2019-10-02 株式会社東芝 半導体装置
CN112992866A (zh) * 2019-12-18 2021-06-18 株洲中车时代半导体有限公司 一种电流旁路结构及igbt器件

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