CN115987224A - 一种采用自举技术实现低压运放应用于高压的电路 - Google Patents

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Abstract

一种采用自举技术实现低压运放应用于高压的电路，自举电路中通过引入高压NJFET和PJFET、高压NMOS管、高压PMOS管、低压耗尽管、低压NMOS和低压PMOS管，结合低压耗尽管提供偏置电流，既可以实现偏置偏置电流不随电源电压波动，提升电源抑制比，同时还容易实现上下电流源的平衡，不会对运放输出造成失调的影响。因此，本发明在保证高压性能的情况下，可以显著降低静态功耗，并且提升电源抑制比，电路简单，易于实现性能和成本的最佳结合。

Description

一种采用自举技术实现低压运放应用于高压的电路
技术领域
本发明涉及电源管理电路，尤其是一种采用自举技术实现低压运放应用于高压的电路，属于集成电路技术领域。
背景技术
当现成的运算放大器(op amp)不能提供特定应用所需的信号摆幅范围时，工程师面临两种选择：使用高压运算放大器或设计分立解决方案，但这两种选择方案的成本可能都很高。对许多应用来说，第三种选择采用自举技术可能是比较廉价的替代方案。除了动态性能要求极为苛刻的应用，自举电源电路的设计是相当简单的。
常规运算放大器要求其输入电压在其电源轨范围内。如果输入信号可能超过电源轨，可以通过电阻衰减过大输入，使这些输入降至电源范围以内的电平。这样处理并不理想，因为它会对输入阻抗、噪声和漂移产生不利影响。同样的电源轨也会限制放大器输出，闭环增益的大小存在一个限值，以避免将输出驱动到饱和状态。
因此，如果要求处理输入和/或输出上的大信号偏离，则需要宽电源轨和能在这些电源轨上工作的放大器。例如工作电压24V 至 220V 高压精密运算放大器是适合这种情况的出色选择，不过自举低压运算放大器也能满足应用要求。如图1所示现有采用自举技术实现低压运放应用于高压的电路。自举会创建一个自适应双电源，其正负电压不是以地为基准，而是以输出信号的瞬时值为基准。在这种配置中，电源随着运算放大器的输出电压(VOUT) 上下移动。因此，VOUT始终处于中间电源电压，并且电源电压能够相对于地移动。使用自举可以非常容易地实现这种自适应双电源。是否使用自举主要取决于动态要求和功耗限制。
图1为现有技术采用自举技术实现低压运放应用于高压的电路，包括低压运算放大器和自举电路两部分，其中自举电路包含偏置电流源电路和电压钳位电路。偏置电流源由Q1/Q12/R9通路组成，用于给后续钳位电路提供偏置，此电路直接采用高压和电阻产生偏置电流，偏置电流会随电压变化而变化，从而导致整个系统的电源电压随之波动，电源抑制特性差。电压钳位电路由Q2/Q3/Q4/D1/D2/Q9/Q10/Q11/Q5/R3/Q6/Q7/R5/Q8，一起来实现。需要数次电压转换，容易出现失调导致精度受损。另外D1和D2分别为分流模式基准电压源。由于D1和D2基准电压之和在8V，再结合Q4/Q6/Q7/Q9的Vbe分压，因此运放的电源到地钳位电压在10V左右，那么对于一些低压运放的使用会有限制，例如5V耐压的运放和3.3V耐压的运放。最后，当前自举技术采用三极管，结合二极管以及电阻实现。众所周知，三极管为电流型器件，其基极需要电流来驱动，因此其静态功耗比较大，因此目前的自举技术静态功耗很大。
发明内容
为解决现有技术存在的缺陷，一种采用自举技术实现低压运放应用于高压的电路，包括低压运放和自举电路两部分，自举电路基于双电源轨结构，设有偏置电流源电路和电压钳位电路，其特征在于：自举电路包括N型JFET管NJFET、NMOS管ND1、NMOS管ND2、NMOS管HVN和NMOS管NE1~NEn串联，串联个数n=2~6，以及P型JFET管PJFET、PMOS管HVP和PMOS管PE1~PEp串联，串联个数 p=2~6；N型JFET管NJFET的漏极连接高侧电源轨电压VS+和NMOS管HVN的漏极，NJFET的栅极接低压运放op的输出Vout和P型JFET管PJFET的栅极，NJFET的源极连接NMOS管ND1的漏极，当NEn 中的串联个数n=6时，NMOS管ND1的栅极、源极和衬底互连并连接NMOS管NE6的栅极和漏极以及NMOS管HVN的栅极，NMOS管NE6的源极和衬底连接NMOS管NE5的栅极和漏极，NMOS管NE5的源极和衬底连接NMOS管NE4的栅极和漏极，NMOS管NE4的源极和衬底连接NMOS管NE3的栅极和漏极，NMOS管NE3的源极和衬底连接NMOS管NE2的栅极和漏极，NMOS管NE2的源极和衬底连接NMOS管NE1的栅极和漏极；当NEn 中的串联个数n=5时，NMOS管ND1的栅极、源极和衬底互连并连接NMOS管NE5的栅极和漏极以及NMOS管HVN的栅极，NMOS管NE5的源极和衬底连接NMOS管NE4的栅极和漏极，NMOS管NE4的源极和衬底连接NMOS管NE3的栅极和漏极，NMOS管NE3的源极和衬底连接NMOS管NE2的栅极和漏极，NMOS管NE2的源极和衬底连接NMOS管NE1的栅极和漏极，当NEn 中的串联个数n=4、3、2时，以此类推；NMOS管NE1的源极和衬底互连并连接至运放的输出Vout以及PMOS管PE1的源极和衬底；同理，当PEp 中串联个数p=2时，PMOS管PE1的栅极和漏极互连并连接PMOS管PE2的源极和衬底，PMOS管PE2的栅极和漏极互连并连接PMOS管HVP的栅极以及NMOS管ND2的漏极，当PEp 中串联个数p=3时，PMOS管PE1的栅极和漏极互连并连接PMOS管PE2的源极和衬底，PMOS管PE2的栅极和漏极互连并连接PMOS管PE3的源极和衬底，PMOS管PE3的栅极和漏极互连并连接PMOS管HVP的栅极以及NMOS管ND2的漏极，当PEp 中串联个数p=4、5、6时，以此类推；NMOS管ND2的栅极、源极和衬底互连并连接P型JFET管PJFET的源极，P型JFET管PJFET的漏极连接低侧电源轨电压VS-和PMOS管HVP的漏极，PMOS管HVP的源极和衬底互连并连接低压运放op的低电位gnd，NMOS管HVN的源极和衬底互连并连接低压运放op的电源端VDD ，低压运放op的正端连接输入电压Vin，低压运放op的负端与输出端Vout互连。
进一步地，所述NMOS管NEn和PMOS管PEp中的各管的源极和衬底可以不相连接，衬底看连接低压运放op的输出Vout。
优选地，所述NMOS管NE1~NEn中的串联个数和PMOS管PE1~PEp中的串联个数均取值=4。
进一步地，所述NJFET为高耐压的N型JFET管，PJFET为高耐压的P型JFET管。
进一步地，所述NMOS管ND1和NMOS管ND2均为低压耗尽型NMOS场效应管且尺寸相同；NMOS管NE1~ NEn均为低压增强型NMOS场效应管。
进一步地，所述PMOS管PE1~ PEn均为低压增强型PMOS场效应管。
进一步地，所述NMOS管HVN为高耐压增强型NMOS管，PMOS管HVP为高耐压增强型PMOS场效应管。
本发明的优点及显著效果：本发明自举电路中，偏置电流源电路由相同尺寸的耗尽管ND1和ND2组成，钳位电路包括两部分，一部分是NJFET和PJFET分别实现对Vout的高压钳位，另一部分是NE1到NEn给HVN提供低压钳位以及PE1到PEp给HVP实现低压钳位。通过将NJFET、ND1、NE1、NEn、PE1、PEp、ND2、PJFET串联，可以实现将高、低压钳位电路和偏置电流电路合二为一，从而显著降低静态功耗；并且由于采用NJFET和PJFET钳位后，低压耗尽管ND1和ND2的漏源电压受双电源轨的波动影响很小，设置偏置电流的精度很高；还有高压电位和低压钳位串联，等效为只有一级低压钳位，即NE1和NEn直接钳位HVN，PE1和PEp直接钳位HVP，因此钳位电压精度高。通过引入高压NJFET和PJFET、高压NMOS管、高压PMOS管、低压耗尽管、低压NMOS和低压PMOS管，结合低压耗尽管提供偏置电流，既可以实现偏置偏置电流不随电源电压波动，提升电源抑制比，同时还容易实现上下电流源的平衡，不会对运放输出造成失调的影响，并且显著降低静态功耗。因此，本发明在保证高压性能的情况下，可以显著降低静态功耗，并且提升电源抑制比，电路简单，易于实现性能和成本的最佳结合。
附图说明
图1为现有技术采用自举技术实现低压运放应用于高压的电路。
图2为本发明采用自举技术实现低压运放应用于高压的电路。
具体实施方式
如图2，本发明采用自举技术实现低压运放应用于高压的电路中，高压指的是根据高压输入信号Vin波动范围设置的耐压范围（因为运放为单位增益的跟随器，Vin=Vout）。例如Vin±50V，VS+为高侧电位，VS-为低侧电位，那么VS+=Vin+50V，VS-=Vin-50V，那么高压器件的最大耐压为（VS+）-（VS-）=100V。而低压指的是低压运放op的耐压范围，例如最高工作电压为5V，那么低压器件的耐压即为5V。
op为常规的低压运放，Vin为运放的输入端，Vout为运放的输出端。VDD为运放的供电电压，gnd为运放的低电位。其中VDD-gnd始终保持低电压差，以保证低压运放能够安全工作，例如5V或者6.5V的耐压。本发明为自适应双电源，其正负电压不是以地为基准，而是以输出信号Vout的瞬时值为基准。由于采用双电源轨，其中VS+为高侧电源轨电位，VS-为低侧电源轨电位。VS+和VS-的压差可以为很高的压差，该压差由自举电路器件耐压决定，例如可以为220V或者700V等等。NJFET为高耐压的N型JFET管，PJFET为高耐压的P型JFET管，ND1和ND2为低压耗尽型NMOS场效应管，并且尺寸相同。NE1/NEn为低压增强型NMOS场效应管，PE1/PEp为低压增强型PMOS场效应管，HVN为高耐压增强型NMOS管，HVP为高耐压增强型PMOS场效应管。
图2中，NJFET、HVN、ND1、NEn、NE1组成针对运放VDD和Vout之间电位的钳位电路，PJFET、HVP、ND2、PEp、PE1组成针对运放gnd和Vout之间电位的钳位电路，用于为运放提供正常工作的工作电压，并且该电压随Vin和Vout电压动态浮动。其中低压耗尽管ND1和ND2的尺寸相同。即使指正负电源轨VS+和VS-连续调整，运放的工作电压差VDD-gnd，始终关于输出电压对称，输出始终位于电源范围平均值波动，从而可以利用低压运放检测到微弱的高压信号，转换成有驱动能力的高压输出信号。
众所周知，由于高耐压的N型JFET管NJFET的稳压作用，通过NJFET的栅极接到最低电位，可以将其源极电位钳位在较低水平电压，通常在6V电压附近，可以有效的保护6V耐压的低压器件。并且高压器件的耐压为（VS+）-（VS-），自身在使用中不会高压损坏。因此在本发明中，在NJFET、HVN、ND1、NEn、NE1组成针对运放VDD和Vout之间电位的钳位电路中，NJFET钳位保护电路的最高电位为VS+，最低电位为Vout。其中NJFET的源极给低压器件ND1、NEn、NE1供电，NJFET漏极承受了VS+的高压，其源极到Vout的电压差最高为6V，因此可以有效保护ND1、NEn、NE3和HVN的栅极不会被高压损坏。ND1给该通路提供偏置电流，由饱和区漏电流公式可得到：
其中VthND为耗尽管的阈值，W/L为耗尽管的尺寸，为工艺常数。
由（1）式可知，根据耗尽管阈值和尺寸，即可设置合适的偏置电流。其中（W/L）ND为耗尽管的尺寸，（W/L）NE为耗尽管的尺寸，VGSND=0为耗尽管的栅源电压，VGSNE为增强管的栅源电压，VthND为耗尽管的阈值，VthNE为增强管的阈值。NEn和NE1采用栅极和漏接连接的二极管接法，根据耗尽管的偏置电流，由饱和电流公式得到：
由式（3）可知，可以实现固定的增强管VGSNE电压，即VGSNE1和VGSNEn。那么此时VDD端的电位即为：
同理，高耐压的P型JFET管PJFET，栅极接到最高电位，可以将其源极钳位在较最高电位低一定水平的电压，通常在6V电压附近，即最高电位和PJFET源极之间压差最大为6V，因此可以有效的保护低压器件。其中在PJFET、HVP、ND2、PEp、PE1组成针对运放gnd和Vout之间电位的钳位电路中，PJFET钳位保护电路的最低电位为VS-，最高电位为Vout。其中PJFET的源极给低压器件ND2、PEp、PE1供电，PJFET漏极承受了VS-的高压差，其源极到Vout的电压差最高为6V，因此可以有效保护ND2、PEp、PE1不会被高压损坏。ND2给该通路提供偏置电流，由以上分析可得，添加到低压运放的VDD和gnd两端的电压差为：
VDD-gnd= Vout+VGSNE1+ VGSNEn- VGSHVN-[ Vout-VSGPEp-VSGPE1+VSGHVP]
= VGSNE1+ VGSNEn+ VSGPEp+VSGPE1- VGSHVN- VSGHVP （5）
从而可以控制低压运放op可以工作在合理的VDD-gnd低压差范围内，不会损坏，同时，由于运放的供电电压可以随高压Vin和Vout波动而波动，因此可以保证其高压性能的可靠性。
还有，由于低压运放的工作电压VDD-gnd，只与耗尽管ND1和ND2的偏置电流，以及VGSNE1、VGSNEn、VSGPEp、VSGPE1、VGSHVN、VSGHVP有关，和实际的电源VS+和VS-无关，因此极大的提升了运放的电源抑制比PSRR性能。此外，由于ND1和ND2的尺寸相同，偏置电流也一样，因此ND1、NEn、NE1和ND2、PEp、PE1通路电流相同，上下电流平衡，不会对运放的输出Vout造成失调的影响。最后，该钳位电压通路需要偏置电流很小，微安级别就可以实现稳定，可方便的利用耗尽管尺寸来设定，因此可以实现低功耗。
发明中，因为NEn和PEn的衬底接Vout电位，会引入衬偏效应而导致阈值增加，因此只会增加钳位电压，并不会显著影响电路性能。同时，低压NMOS管NE1、NEn的串联个数n，可以根据低压NMOS的栅源电压Vgs、耗尽管ND1偏置电流、高压管HVN的栅源电压Vgs（HVN）、低压运放的工作电压（VDD-gnd）和NJFET的钳位电压VNJ来共同决定。例如运放的工作电压为VDD-gnd=∆V，当∆V/2<VNJ,那么该电路就可以正常工作，即NJFET钳位电压可以充足低压NMOS和耗尽管供电，假设所有的低压NMOS管Vgs电压相同，VDD相对Vout的最高电位差满足：
VDD-Vout =Vgs*n- Vgs（HVN）≤∆V/2 （6）
可近似的到得到
n≤（∆V/2+ Vgs（HVN））/ Vgs （7）
而为了保证低压NMOS能够开启高压HVN，并提供至少一个Vgs电压，即
Vgs*n- Vgs（HVN）≥Vgs （8）
那么
n≥2 （9）
综合式(7)和（9），串联低压NMOS管的个数n满足2≤n≤（∆V/2+ Vgs（HVN））/ Vgs，根据低压管HVN阈值和假设低压运放的工作电压最大为6.5V，可以得到n的经验值为2≤n≤6。最佳值可以选择中间数值n=4即可。
同理，低压PMOS管PE1、PEp的串联个数p，根据低压PMOS的栅源电压、耗尽管ND2偏置电流、高压管HVP的栅源电压Vsg（HVP）、低压运放的工作电压和PJFET的钳位电压VPJ来共同决定。例如运放的工作电压为VDD-gnd=∆V，当∆V/2<VPJ, 那么该电路就可以正常工作,假设所有的低压PMOS管Vsg电压相同，gnd相对Vout的最高电位差为:
Vout-gnd =Vsg*p-Vsg（HVP）≤∆V /2 （10）
即：
p≤（∆V /2- Vsg（HVP））/ Vsg （11）
而为了保证低压PMOS能够开启高压HVP，并提供至少一个Vsg电压，即
Vsg*p-Vsg（HVP）≥Vsg （12）
那么
p≥2 （13）
综合式（11）和（13）可得到串联低压PMOS管的个数p满足2≤p≤（∆V /2- Vsg（HVP））/ Vsg，根据低压管HVP阈值和假设低压运放的工作电压最大为6.5V，可以得到p的经验值为2≤p≤6。最佳值可以选择中间数值p=4即可。
需要注意的是，以上经验值是假设低压运放的最大工作电压6.5V，如果运放的最大工作电压升高，串联低压NMOS和PMOS的输出n和p也要相应的增加。

Claims (7)

1.一种采用自举技术实现低压运放应用于高压的电路，包括低压运放和自举电路两部分，自举电路基于双电源轨结构，设有偏置电流源电路和电压钳位电路，其特征在于：自举电路包括N型JFET管NJFET、NMOS管ND1、NMOS管ND2、NMOS管HVN和NMOS管NE1~NEn串联，串联个数n=2~6，以及P型JFET管PJFET、PMOS管HVP和PMOS管PE1~ PEp串联，串联个数 p=2~6；N型JFET管NJFET的漏极连接高侧电源轨电压VS+和NMOS管HVN的漏极，NJFET的栅极接低压运放op的输出Vout和P型JFET管PJFET的栅极，NJFET的源极连接NMOS管ND1的漏极，当NEn 中的串联个数n=6时，NMOS管ND1的栅极、源极和衬底互连并连接NMOS管NE6的栅极和漏极以及NMOS管HVN的栅极，NMOS管NE6的源极和衬底连接NMOS管NE5的栅极和漏极，NMOS管NE5的源极和衬底连接NMOS管NE4的栅极和漏极，NMOS管NE4的源极和衬底连接NMOS管NE3的栅极和漏极，NMOS管NE3的源极和衬底连接NMOS管NE2的栅极和漏极，NMOS管NE2的源极和衬底连接NMOS管NE1的栅极和漏极；当NEn 中的串联个数n=5时，NMOS管ND1的栅极、源极和衬底互连并连接NMOS管NE5的栅极和漏极以及NMOS管HVN的栅极，NMOS管NE5的源极和衬底连接NMOS管NE4的栅极和漏极，NMOS管NE4的源极和衬底连接NMOS管NE3的栅极和漏极，NMOS管NE3的源极和衬底连接NMOS管NE2的栅极和漏极，NMOS管NE2的源极和衬底连接NMOS管NE1的栅极和漏极，当NEn 中的串联个数n=4、3、2时，以此类推；NMOS管NE1的源极和衬底互连并连接至运放的输出Vout以及PMOS管PE1的源极和衬底；同理，当PEp 中串联个数p=2时，PMOS管PE1的栅极和漏极互连并连接PMOS管PE2的源极和衬底，PMOS管PE2的栅极和漏极互连并连接PMOS管HVP的栅极以及NMOS管ND2的漏极，当PEp 中串联个数p=3时，PMOS管PE1的栅极和漏极互连并连接PMOS管PE2的源极和衬底，PMOS管PE2的栅极和漏极互连并连接PMOS管PE3的源极和衬底，PMOS管PE3的栅极和漏极互连并连接PMOS管HVP的栅极以及NMOS管ND2的漏极，当PEp 中串联个数p=4、5、6时，以此类推；NMOS管ND2的栅极、源极和衬底互连并连接P型JFET管PJFET的源极，P型JFET管PJFET的漏极连接低侧电源轨电压VS-和PMOS管HVP的漏极，PMOS管HVP的源极和衬底互连并连接低压运放op的低电位gnd，NMOS管HVN的源极和衬底互连并连接低压运放op的电源端VDD ，低压运放op的正端连接输入电压Vin，低压运放op的负端与输出端Vout互连。
2.根据权利要求1所述的采用自举技术实现低压运放应用于高压的电路，其特征在于：所述NMOS管NEn和PMOS管PEp中的各管的源极和衬底不相连接，衬底连接至低压运放op的输出Vout。
3.根据权利要求1所述的采用自举技术实现低压运放应用于高压的电路，其特征在于：所述NMOS管NE1~NEn中的串联个数n和PMOS管PE1~PEp中的串联个数p均取值为4。
4.根据权利要求1所述的采用自举技术实现低压运放应用于高压的电路，其特征在于：所述NJFET为高耐压的N型JFET管，PJFET为高耐压的P型JFET管。
5.根据权利要求1所述的采用自举技术实现低压运放应用于高压的电路，其特征在于：所述NMOS管ND1和NMOS管ND2均为低压耗尽型NMOS场效应管且尺寸相同；NMOS管NE1~ NEn均为低压增强型NMOS场效应管。
6.根据权利要求1所述的采用自举技术实现低压运放应用于高压的电路，其特征在于：所述PMOS管PE1~ PEp均为低压增强型PMOS场效应管。
7.根据权利要求1所述的采用自举技术实现低压运放应用于高压的电路，其特征在于：所述NMOS管HVN为高耐压增强型NMOS管，PMOS管HVP为高耐压增强型PMOS场效应管。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070103005A1 (en) * 2005-11-08 2007-05-10 Toshio Nagasawa Switching power supply device, semiconductor integrated circuit device and power supply device
CN102437839A (zh) * 2011-11-22 2012-05-02 电子科技大学 一种pwm控制器
JP2013090278A (ja) * 2011-10-21 2013-05-13 Toshiba Corp 出力回路
CN109449891A (zh) * 2018-11-06 2019-03-08 苏州赛芯电子科技有限公司 提高抗尖峰电压能力的单晶圆电池保护电路及充放电电路
CN112152288A (zh) * 2020-09-21 2020-12-29 深圳市创芯微微电子有限公司 一种电池保护电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070103005A1 (en) * 2005-11-08 2007-05-10 Toshio Nagasawa Switching power supply device, semiconductor integrated circuit device and power supply device
JP2013090278A (ja) * 2011-10-21 2013-05-13 Toshiba Corp 出力回路
CN102437839A (zh) * 2011-11-22 2012-05-02 电子科技大学 一种pwm控制器
CN109449891A (zh) * 2018-11-06 2019-03-08 苏州赛芯电子科技有限公司 提高抗尖峰电压能力的单晶圆电池保护电路及充放电电路
CN112152288A (zh) * 2020-09-21 2020-12-29 深圳市创芯微微电子有限公司 一种电池保护电路

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