CN115985983A - 异质外延半导体器件和制造异质外延半导体器件的方法 - Google Patents

异质外延半导体器件和制造异质外延半导体器件的方法 Download PDF

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Abstract

本公开的各实施例总体上涉及异质外延半导体器件和制造异质外延半导体器件的方法。一种异质外延半导体器件包括种子层、分离层、异质外延结构和第一介电材料层，种子层包括第一半导体材料，种子层包括第一面、相对的第二面以及连接第一面和第二面的侧面，分离层布置在种子层的第一面处，分离层包括孔，异质外延结构至少在孔中生长在种子层的第一面处并且包括不同于第一半导体材料的第二半导体材料，第一介电材料层布置在种子层的第二面处并且覆盖种子层的侧面。

Description

异质外延半导体器件和制造异质外延半导体器件的方法
技术领域
本公开总体上涉及异质外延半导体器件以及用于制造这种异质外延半导体器件的方法。
背景技术
异质外延半导体器件可以例如包括第一半导体材料的层(即，种子层)和异质外延生长在种子层上的结构，其中该结构包括不同的第二半导体材料。这种异质外延半导体器件例如可以是图像传感器的一部分，特别是图像传感器的像素的一部分。第一半导体材料例如可以是Si并且第二半导体材料例如可以是Ge。由于该技术具有出色的光学特性，因此特定类型的这样的图像传感器被配置用于背面照明(BSI)。可能需要使用晶体缺陷尽可能少的异质外延结构，因为否则传感器质量会受到负面影响。这种晶体缺陷可能是由源自种子层与异质外延结构之间的边界的位错引起的。改进的异质外延半导体器件和改进的制造这种器件的方法可以有助于解决这些和其他问题。
本发明所基于的问题由独立权利要求的特征来解决。在从属权利要求中描述了另外的有利的示例。
发明内容
各个方面涉及一种异质外延半导体器件，该异质外延半导体器件包括种子层、分离层、异质外延结构和第一介电材料层，种子层包括第一半导体材料，种子层包括第一面、相对的第二面以及连接第一面和第二面的侧面，分离层布置在种子层的第一面处，分离层包括孔，异质外延结构至少在孔中生长在种子层的第一面处并且包括不同于第一半导体材料的第二半导体材料，第一介电材料层布置在种子层的第二面处并且覆盖种子层的侧面。
各个方面涉及一种用于制造用于背面照明的异质外延半导体器件的方法，该方法包括：提供结构，该结构包括基板、在基板上的分离层和在分离层上的种子层，种子层包括第一半导体材料，并且种子层包括第一面、相对的第二面以及连接第一面和第二面的侧面，其中种子层的第一面面向分离层；在种子层的第二面处制造第一介电材料层，并且从而用第一介电材料层覆盖种子层的侧面；去除基板；在分离层中生成孔；并且在孔中的种子层的第一面上生长异质外延结构，其中异质外延结构包括不同于第一半导体材料的第二半导体材料。
附图说明
附图示出了示例并且与说明书一起用于解释本公开的原理。鉴于以下详细描述，将容易理解本公开的其他示例和很多预期的优点。附图的元素不必相对于彼此按比例。相同的附图标记表示对应的相似部分。
图1示出了异质外延半导体器件的截面图；
图2示出了图1的异质外延半导体器件的一部分的详细视图；
图3示出了包括二极管结构和调制门结构的另外的异质外延半导体器件的截面图；
图4示出了另外的异质外延半导体器件的截面图，其中直接键合或混合键合用于将第二基板键合到异质外延半导体器件的其他部分；
图5示出了包括微透镜和硅通孔的另外的异质外延半导体器件的截面图；
图6A至图6H示出了根据示例性制造方法的处于各个制造阶段的异质外延半导体器件；以及
图7是用于制造异质外延半导体器件的示例性方法的流程图。
具体实施方式
在以下详细描述中，参考所描述的(多个)图的取向来使用方向性术语，诸如“顶部”、“底部”、“左”、“右”、“上部”、“下部”等。因为公开的组件可以定位在很多不同取向上，方向术语仅用于说明的目的。应当理解，可以使用其他示例并且可以进行结构或逻辑改变。
此外，虽然示例的特定特征或方面可以仅相对于若干实现中的一个被公开，但是这样的特征或方面可以与其他实现的一个或多个其他特征或方面组合，这对于任何给定或特定应用可能是需要和有利的，除非另有特别说明或除非技术上受到限制。可以使用术语“耦合”和“连接”及其派生词。应当理解，这些术语可以用于表示两个元件相互协作或相互作用，无论它们是直接物理接触或电接触，还是它们彼此不直接接触；中间元件或层可以设置在“键合”、“耦合”或“连接”元件之间。然而，“键合的”、“耦合的”或“连接的”元件也可以彼此直接接触。此外，术语“示例性”仅意为示例，而非最佳或最优。
在若干示例中，层或层堆叠被施加到彼此或者材料被施加或沉积到层上。应当理解，诸如“施加的”或“沉积的”等任何这样的术语意在从字面上涵盖将层施加到彼此上的所有种类和技术。特别地，它们旨在涵盖作为整体一次性施加层的技术以及以顺序方式沉积层的技术。
高效的异质外延半导体器件可以例如减少材料消耗、欧姆损耗、化学废物等，并且从而能够节省能量和/或资源。如本说明书中所述，改进的异质外延半导体器件和改进的制造异质外延半导体器件的方法可以因此至少间接地有助于绿色技术解决方案，即，减少能源和/或资源使用的气候友好型解决方案。
图1示出了异质外延半导体器件100，异质外延半导体器件100包括种子层110、分离层120、异质外延结构130和第一介电材料层140。
异质外延半导体器件100例如可以是图像传感器(例如，飞行时间图像传感器)的一部分。异质外延半导体器件100具体地可以是图像传感器的像素的一部分，并且异质外延结构130可以构成像素的感光部分。
根据一个示例，异质外延半导体器件100被配置用于背面照明(BSI)，其中光敏部分(即，异质外延结构130)、以及金属化结构、调制门、二极管等相对于彼此布置，使得待检测的光子在被光敏部分吸收之前不需要通过金属化结构、调制门、二极管等。
种子层110包括第一半导体材料或由其组成。种子层110可以是晶体种子层。种子层110例如可以是“绝缘层上硅”(SOI)结构。第一半导体材料例如可以是Si。种子层110包括第一面111、相对的第二面112以及连接第一面111和第二面112的侧面113。
种子层110可以具有任何合适的尺寸。例如，种子层110的、在第一面111与第二面112之间被测量的厚度可以为1μm以下、或500nm以下、或100nm以下、或50nm以下、或20nm以下、或10nm以下。例如，种子层110的、在相对侧面113之间被测量的横向延伸部可以是100μm以下、或50μm以下、或10μm以下、或5μm以下。
分离层120布置在种子层110的第一面111处。分离层120可以具有介电特性。分离层120可以例如包括(掩埋的)氧化物层或由其组成。分离层120可以例如包括氧化硅或由其组成。
分离层120可以包括第一面121和相对的第二面122，其中第一面121背离种子层110。分离层120的第二面122可以与种子层110的第一面111直接接触。分离层120的第二面122可以与第一介电材料层140直接接触。
分离层120包括孔150。孔150可以从分离层120的第一面121延伸到第二面122。孔150可以被异质外延结构130填充，特别是被异质外延结构130完全填充。
分离层120可以具有任何合适的厚度，例如1μm以下、或500nm以下、或100nm以下、或50nm以下的厚度。
异质外延结构130生长在种子层110的第一面111处，至少在孔150中。异质外延结构130可以与种子层110的第一面111直接接触。异质外延结构130包括可以不同于种子层110的第一半导体材料的第二半导体材料。第一半导体材料和第二半导体材料可以是任何合适的半导体材料。第一半导体材料和第二半导体材料可以具有相似的晶格常数和/或相似的热膨胀系数。根据一个示例，第一半导体材料是Si并且第二半导体材料是Ge。
异质外延结构130可以具有任何合适的形状和任何合适的尺寸。根据一个示例，异质外延结构130的特定形状是外延生长过程中自组织的产物。根据一个示例，诸如纵横比俘获(ART)等方法可以用于生长特定形状的基本上无缺陷的异质外延结构130。
如图1所示，种子层110的横向延伸部可以大于异质外延结构130的最大横向延伸部。然而，种子层110的横向延伸部也可以小于异质外延结构130的最大横向延伸部。种子层110也可以具有矩形形状，使得种子层110沿着其长边大于异质外延结构130但沿着其短边小于异质外延结构130。
如图1所示，种子层110的侧面113可以从异质外延半导体器件100的侧面凹陷。以这种方式使种子层110的横向尺寸最小化可以帮助减小异质外延结构130中的应力和/或位错和缺陷。为此，与横向尺寸较大的种子层相比，可以在种子层110上生长更大的异质外延结构130和/或具有更少位错和晶体缺陷的异质外延结构130。
第一介电材料层140布置在种子层110的第二面112处。第一介电材料层140可以与种子层110的第二面112直接接触，或者可以有一个或多个中间层布置在种子层110的第二面112与第一介电材料层140之间。第一介电材料层140覆盖种子层110的侧面113。特别地，所有侧面113可以被第一介电材料层140覆盖。此外，侧面113可以与第一介电材料层140直接接触。
根据一个示例，第一介电材料层140包括氧化物层或由其组成。例如，氧化物层包括种子层110的第一半导体材料的氧化物或由其组成。氧化物层可以例如包括氧化硅。
根据一个示例，异质外延半导体器件100包括布置在分离层120的第一面121处的第二介电材料层160。特别地，第二介电材料层160可以与分离层120的第一面121直接接触。第二介电材料层160可以与异质外延结构130直接接触。特别地，第二介电材料层160可以部分或完全包封异质外延结构130。
例如，第二介电材料层160可以包括与第一介电材料层140相同的介电材料或由其组成。根据另一示例，第一介电材料层140和第二介电材料层160包括不同介电材料或由其组成。第二介电材料层160可以例如包括氧化硅或由其组成。
图2示出了根据示例的分离层120、异质外延结构130和第二介电材料层160的详细视图。
异质外延结构130可以包括主干部分131和布置在主干部分131之上的顶部部分132。主干部分131和顶部部分132都可以是连续的单片异质外延结构130的一部分，并且可以仅通过它们的不同形状来区分。主干部分131可以直接生长在种子层110的第一面111上(参见图1)。
异质外延结构130的主干部分131可以布置在分离层120中的孔150中，并且异质外延结构130的顶部部分132可以布置在第二介电材料层160中，在分离层120之上。特别地，主干部分131可以完全填充孔150。
在生长异质外延结构130之前，可以在种子层110上制造具有孔150的分离层120。特别地，孔150可以用于纵横比俘获(ART)。异质外延结构130可以从孔150中开始生长在种子层110上。以这种方式，异质外延结构130中的位错由于位错相对于异质外延结构130的生长方向以对角方式进行传播而被俘获在孔150中。异质外延结构130、特别是顶部部分132因此可以基本上没有晶体位错。
为了俘获上述位错，主干部分131(或者更确切地说是孔150)可以具有高纵横比。例如，主干部分131的纵横比可以在100:1至1:100的范围内，特别是在1:1至1:10的范围内，例如大约1:2或1:4或1:6或1:8。然而，也可以使用较低的纵横比，例如2:1、3:1、10:1、30:1或甚至100:1。
如图2所示的主干部分131的横截面可以基本上具有矩形形状。在垂直于图2所示的视图的视图中，在包括分离层120的第二面122的平面上，主干部分131可以例如具有圆形、正方形或矩形。
因为纵横比俘获可以用于制造异质外延结构130，所以纵横比俘获是指用相对于晶体生长区域的尺寸具有足够高度的非晶体侧壁来阻止缺陷的技术。代替或除了纵横比俘获，例如异质外延半导体器件100的制造方法可以包括通过种子层110与外延生长材料(即，异质外延结构130)之间的晶格适配、特别是通过允许种子层110中的更多晶格自适应来降低晶格失配异质外延生长材料的位错密度。
异质外延结构130的主干部分131的横向延伸部(即，孔150的宽度)可以例如为1μm以下、或500nm以下、或200nm以下、或100nm以下、或50nm以下。
异质外延结构130的顶部部分132例如可以具有如图2所示的锥形或金字塔形。然而，顶部部分132例如也可以具有矩形、倒锥形等。根据一个示例，顶部部分132的上表面从第二介电材料层160暴露，例如，通过使用化学机械抛光(CMP)工艺。根据另一示例，顶部部分132的上表面被第二介电材料层160覆盖。
顶部部分132的最大横向延伸部例如可以是10μm以下、或5μm以下、或2μm以下、或1μm以下。顶部部分132的高度(其可以等于第二介电材料层160的厚度)可以为例如2μm以下、或1μm以下、或500nm以下、或200nm以下。
图3示出了可以与异质外延半导体器件100相似或相同的另一异质外延半导体器件300。
异质外延半导体器件300可以包括关于图1和图2讨论的所有部分，它还可以包括二极管310、调制门320和触点330。另外，异质外延半导体器件300可以包括第三介电材料层340。
二极管310和/或调制门320可以例如布置在种子层110的第二面112处。换言之，异质外延结构130、以及二极管310和/或调制门320可以布置在种子层110的相对面处。
触点330可以包括合适的金属或金属合金或由其组成，例如Al、Cu或Fe。触点330例如可以被配置为将二极管310和/或调制门320电耦合到其他组件。
例如，第三介电材料层340可以布置在第一介电材料层140下方。第三介电材料层340可以包括与第一介电材料层140相同的介电材料或不同的介电材料或由其组成。至少一些触点330可以至少部分延伸到第三介电材料层340中。
图4示出了可以与异质外延半导体器件300相似或相同的另外的异质外延半导体器件400，除了以下描述的不同之处。
特别地，种子层110、分离层120和第一介电材料层140(以及可选的其他组件，例如第三介电材料层340)可以形成第一基板410，并且异质外延半导体器件400可以另外包括第二基板420。第二基板420布置在第一基板410下方。第二基板420可以例如包括半导体材料(例如，第一半导体材料)或由其组成。
第二基板420可以包括多个触点330，这些触点330可以电耦合到第一基板410的一个或多个组件，例如耦合到第一基板410的触点330。
可以使用晶片级键合工艺来将第一基板410和第二基板420彼此耦合。根据一个示例，第一基板410和第二基板420通过直接键合被耦合。根据另一示例，第一基板410和第二基板420通过混合键合被耦合。
图5示出了可以与异质外延半导体器件400相似或相同的另外的异质外延半导体器件500，不同之处在于，异质外延半导体器件500可以包括下面描述的附加组件。
根据一个示例，异质外延半导体器件500包括布置在异质外延结构130上方的微透镜510。微透镜510可以包括任何合适的光学透明材料或由其组成，例如介电材料，如氧化物。微透镜510可以被配置为将光子聚焦到异质外延结构130上。
异质外延半导体器件500可以例如包括布置在第二介电材料层160和异质外延结构130之上的第四介电材料层520。第四介电材料层520可以包括与第一介电材料层140相同的材料或材料组成，或者包括不同的材料或材料组成。第四介电材料层520可以布置在微透镜510与第二介电材料层160和/或异质外延结构130之间。
异质外延半导体器件500可以可选地包括横向靠近异质外延结构130和种子层110布置的一个或多个硅通孔(TSV)530。(多个)硅通孔530例如可以被配置为提供与第二基板420的电连接。
参考图6A至图6H，根据用于制造异质外延半导体器件的示例性方法，示出了处于各个制造阶段的异质外延半导体器件600。类似的方法可以用于制造异质外延半导体器件100至500。
如图6A所示，提供了结构610。结构610包括种子层110和分离层120，分离层120布置在第一临时基板620上，例如，使得分离层120的第一面121面向第一临时基板620。第一临时基板620可以例如包括Si或由其组成。第一临时基板620例如可以是半导体晶片。
如图6B所示，对种子层110应用图案化工艺以限制种子层110的横向延伸部，从而产生侧面113。特别地，与分离层120的侧面123相比，种子层110的侧面113可以向内偏移。
如图6C所示，二极管310和调制门320可以被制造在种子层110的第二面112处。制造二极管310和调制门320可以包括生产线前端(FEOL)工艺。
此外，可以制造第一介电材料层140，从而覆盖种子层110的侧面113。根据一个示例，另一方面，分离层120的侧面123未被第一介电材料层140覆盖。
如图6D所示，第二临时基板630可以布置在第一介电材料层140之上，并且第一临时基板620可以被去除。去除第一临时基板620可以例如包括蚀刻工艺或研磨工艺。第二临时基板630例如可以是临时载体，如带。
如图6E所示，孔150可以被制造在分离层120中。制造孔150可以例如包括蚀刻工艺或激光钻孔工艺。随后，异质外延结构130可以从孔150中开始生长在种子层110上。此外，可以制造第二介电材料层160。特别地，这可以在异质外延结构130形成之后进行。
如图6F所示，第三临时基板640可以布置在第二介电材料层160上，并且第二临时基板630可以被去除。第三临时基板640例如可以是临时载体，如带。
如图6G所示，制造触点330和可选地第三介电材料层340。这可以例如包括生产线中间(MOL)工艺和/或生产线后端(BEOL)工艺。
如图6H所示，提供第二基板420，并且第二基板420可以例如耦合到第三介电材料层340。例如，这可以包括直接键合或混合键合。第三临时基板640可以被去除。
根据一个示例，制造异质外延半导体器件600另外包括制造微透镜510、第四介电材料层520和/或硅通孔530，如关于图5所述。
图7是用于制造异质外延半导体器件的方法700的流程图。方法700可以例如用于制造异质外延半导体器件100至600。
方法700包括：在701，提供结构，该结构包括：基板、在基板上的分离层和在分离层上的种子层，种子层包括第一半导体材料，并且种子层包括第一面、相对的第二面以及连接第一面和第二面的侧面，其中种子层的第一面面向分离层；在702，在种子层的第二面处制造第一介电材料层，并且从而用第一介电材料层覆盖种子层的侧面；在703，去除基板；在704，在分离层中生成孔；以及在705，在孔中的种子层的第一面上生长异质外延结构的动作，其中异质外延结构包括不同于第一半导体材料的第二半导体材料。
示例
下面，使用具体示例进一步说明异质外延半导体器件和制造异质外延半导体器件的方法。
示例1是一种异质外延半导体器件，所述异质外延半导体器件包括：种子层，包括第一半导体材料，所述种子层包括第一面、相对的第二面以及连接所述第一面和所述第二面的侧面，分离层，布置在所述种子层的所述第一面处，所述分离层包括孔，异质外延结构，至少在所述孔中生长在所述种子层的所述第一面处，并且包括不同于所述第一半导体材料的第二半导体材料，以及第一介电材料层，布置在所述种子层的所述第二面处并且覆盖所述种子层的所述侧面。
示例2是根据示例1所述的异质外延半导体器件，其中所述异质外延结构包括布置在所述孔内的主干部分和布置在所述主干部分和所述分离层之上的顶部部分，其中所述主干部分的横向延伸部小于所述顶部部分的横向延伸部，所述横向延伸部是平行于所述种子层的所述第一面测量的。
示例3是根据示例2所述的异质外延半导体器件，其中所述顶部部分具有基本上金字塔形的形状。
示例4是根据示例2或3中一项所述的异质外延半导体器件，其中所述主干部分的纵横比在100:1至1:100的范围内，特别是在1:1至1:10的范围内。
示例5是根据前述示例中一项所述的异质外延半导体器件，其中所述种子层的、平行于所述种子层的所述第一面被测量的横向尺寸在10μm以下，特别是在5μm以下。
示例6是根据前述示例中一项所述的异质外延半导体器件，其中所述第一半导体材料是Si并且所述第二半导体材料是Ge。
示例7是根据前述示例中一项所述的异质外延半导体器件，其中所述分离层包括掩埋介电材料层。
示例8是根据前述示例中一项所述的异质外延半导体器件，还包括：一个或多个晶体管或二极管结构，布置在所述种子层的所述第二面处，其中所述一个或多个晶体管或二极管结构布置在所述第一介电材料层内。
示例9是根据示例8所述的异质外延半导体器件，还包括：一个或多个金属触点，至少部分穿过所述第一介电材料层延伸到所述一个或多个晶体管或二极管结构。
示例10是根据前述示例中一项所述的异质外延半导体器件，还包括：第二介电材料层，布置在所述分离层处并且至少部分包封所述异质外延结构。
示例11是一种图像传感器，所述图像传感器包括：根据前述示例中一项所述的异质外延半导体器件，其中所述异质外延结构形成所述图像传感器的像素的光敏部分。
示例12是根据示例11所述的图像传感器，其中所述图像传感器是飞行时间图像传感器。
实施例13是一种制造异质外延半导体器件的方法，所述方法包括：提供结构，所述结构包括：基板，在所述基板上的分离层，以及在所述分离层上的种子层，所述种子层包括第一半导体材料，并且所述种子层包括第一面、相对的第二面以及连接所述第一面和所述第二面的侧面，其中所述种子层的所述第一面面向所述分离层，在所述种子层的所述第二面处制造第一介电材料层，并且从而用所述第一介电材料层覆盖所述种子层的所述侧面，去除所述基板，在所述分离层中生成孔，以及在所述孔中的所述种子层的所述第一面上生长异质外延结构，其中所述异质外延结构包括不同于所述第一半导体材料的第二半导体材料。
示例14是根据示例13所述的方法，还包括：在所述种子层的所述第二面处制造一个或多个晶体管或二极管结构，以及用所述第一介电材料层包封所述一个或多个晶体管或二极管结构。
示例15是根据示例13或14所述的方法，还包括：在所述分离层上制造第二介电材料层，并且用所述第二介电材料层至少部分包封所述异质外延结构。
示例16是一种装置，所述装置包括用于执行根据示例13至15中一项所述的方法的部件。
尽管已经针对一种或多种实现说明和描述了本公开，但是在不背离所附权利要求的精神和范围的情况下，可以对说明的示例进行改变和/或修改。特别是关于由上述组件或结构(组装件、设备、电路、系统等)而执行的各种功能，除非另有说明，否则用于描述这样的组件的术语(包括对“部件”的引用)旨在对应于执行所描述组件的指定功能的任何组件或结构(例如，在功能上等效)，即使在结构上不等同于执行本文中说明的本公开的示例性实现中的功能的公开结构。

Claims (15)

1.一种异质外延半导体器件(100)，包括：
种子层(110)，包括第一半导体材料，所述种子层(110)包括第一面(111)、相对的第二面(112)以及连接所述第一面(111)和所述第二面(112)的侧面(113)，
分离层(120)，布置在所述种子层(110)的所述第一面(111)处，所述分离层(120)包括孔(150)，
异质外延结构(130)，至少在所述孔(150)中生长在所述种子层(110)的所述第一面(111)处，并且包括不同于所述第一半导体材料的第二半导体材料，以及
第一介电材料层(140)，布置在所述种子层(110)的所述第二面(112)处并且覆盖所述种子层(110)的所述侧面(113)。
2.根据权利要求1所述的异质外延半导体器件(100)，
其中所述异质外延结构(130)包括布置在所述孔(150)内的主干部分(131)和布置在所述主干部分(131)和所述分离层(120)之上的顶部部分(132)，
其中所述主干部分(131)的横向延伸部小于所述顶部部分(132)的横向延伸部，所述横向延伸部是平行于所述种子层(110)的所述第一面(111)测量的。
3.根据权利要求2所述的异质外延半导体器件(100)，其中所述顶部部分(132)具有基本上金字塔形的形状。
4.根据权利要求2或3中一项所述的异质外延半导体器件(100)，其中所述主干部分(131)的纵横比在100:1至1:100的范围内，特别是在1:1至1:10的范围内。
5.根据前述权利要求中一项所述的异质外延半导体器件(100)，其中所述种子层(110)的、平行于所述种子层(110)的所述第一面(111)被测量的横向尺寸在10μm以下，特别是在5μm以下。
6.根据前述权利要求中一项所述的异质外延半导体器件(100)，其中所述第一半导体材料是Si并且所述第二半导体材料是Ge。
7.根据前述权利要求中一项所述的异质外延半导体器件(100)，其中所述分离层(120)包括掩埋介电材料层。
8.根据前述权利要求中一项所述的异质外延半导体器件(300)，还包括：
一个或多个晶体管或二极管结构(310，320)，布置在所述种子层(110)的所述第二面(112)处，
其中所述一个或多个晶体管或二极管结构(310，320)布置在所述第一介电材料层(140)内。
9.根据权利要求8所述的异质外延半导体器件(300)，还包括：
一个或多个金属触点(330)，至少部分穿过所述第一介电材料层(140)延伸到所述一个或多个晶体管或二极管结构(310，320)。
10.根据前述权利要求中一项所述的异质外延半导体器件(100)，还包括：
第二介电材料层(160)，布置在所述分离层(120)处并且至少部分包封所述异质外延结构(130)。
11.一种图像传感器，包括：
根据前述权利要求中一项所述的异质外延半导体器件(100，300，400，500，600)，
其中所述异质外延结构(130)形成所述图像传感器的像素的光敏部分。
12.根据权利要求11所述的图像传感器，其中所述图像传感器是飞行时间图像传感器。
13.一种用于制造异质外延半导体器件的方法(700)，所述方法(700)包括：
提供(701)结构，所述结构包括：
基板，
在所述基板上的分离层，以及
在所述分离层上的种子层，所述种子层包括第一半导体材料，并且所述种子层包括第一面、相对的第二面以及连接所述第一面和所述第二面的侧面，其中所述种子层的所述第一面面向所述分离层，
在所述种子层的所述第二面处制造(702)第一介电材料层，并且从而用所述第一介电材料层覆盖所述种子层的所述侧面，
去除(703)所述基板，
在所述分离层中生成(704)孔，以及
在所述孔中的所述种子层的所述第一面上生长(705)异质外延结构，其中所述异质外延结构包括不同于所述第一半导体材料的第二半导体材料。
14.根据权利要求13所述的方法(700)，还包括：
在所述种子层的所述第二面处制造一个或多个晶体管或二极管结构，以及
用所述第一介电材料层包封所述一个或多个晶体管或二极管结构。
15.根据权利要求13或14所述的方法(700)，还包括：
在所述分离层上制造第二介电材料层，并且用所述第二介电材料层至少部分包封所述异质外延结构。
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