CN115980434B - 支持1.8v和1.2v电源接口fem中vdd检测电路 - Google Patents
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Abstract
本发明公开了支持1.8V和1.2V电源接口FEM中VDD检测电路，包括MIPI接口上电复位模块、电源电压防抖动延迟电路、D触发器模块、带导通管功能的低压差线性稳压器、低噪声放大器、电源上电检测模块、带隙基准模块；MIPI接口上电复位模块用于产生上电复位信号，使能信号和电复位信号经过电源电压防抖动延迟电路进行逻辑组合后，最终生成一个具有特定时间窗口区间的逻辑使能信号，该逻辑使能信号控制电源上电检测模块是否进行基准电压和阈值电压比较。本发明通过上电只采样一次的方式，并将VDD电源电压检测的结果进行锁存，可有效避免芯片在正常工作一段时间后，VDD发生抖动导致芯片逻辑功能紊乱或芯片烧毁等问题。
Description
技术领域
本发明属于射频前端领域，特别是涉及支持1.8V和1.2V电源接口FEM中VDD检测电路。
背景技术
在射频前端领域，低噪声放大器简称为LNA，是一种重要的器件，本文中后续均用LNA简称代替低噪声放大器，LNA是接收链路的第一级放大器，它需要在提供增益的同时，自身的噪声尽可能小。在LNA应用中，通常要求其在不同的电压下均能够正常工作，两个典型的工作电压分别是1.2V和1.8V电源电压。
通常在某一特定工艺下，不同器件类型所对应的耐压值时不同的。以1.2V耐压器件为例，为了能够适应不同的工作电压，1.8V通常要先经过LDO(低压差线性稳压器)转换为1.2V电压，然后再用作LNA的供电电压，而1.2V电压由于未超出LNA 1.2V器件的耐压值，可以直接用作LNA的电源电压。
LDO为了能够根据不同的VDD电压输出对应的供给电压给到LNA，一种可行的方案是当VDD＝1.8V，LDO enable,此时LDO输出1.2V电压给到后级的LNA；而当VDD＝1.2V，LDOdisable,此时VDD经bypass导通管直接给到后级的LNA。常规的LNA电源电压供给方案在该基础上加上电源检测电路用于识别VDD是1.8V还1.2V，进而使LDO工作在正确的工作模式下。但却未能充分考虑在系统应用过程中，电源电压VDD并非一直恒定不变，而会伴随一定的干扰产生一定的抖动，进而造成后级逻辑电路产生误判，最终导致错误的结果甚至烧毁芯片。基于此，本文提出了一种支持1.8V和1.2V两种电源接口的FEM中VDD检测电路装置。
发明内容
本发明提供了支持1.8V和1.2V电源接口FEM中VDD检测电路，解决了以上问题。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明的支持1.8V和1.2V电源接口FEM中VDD检测电路，包括依次相连的MIPI接口上电复位模块、电源电压防抖动延迟电路、D触发器模块(DFF)、带导通管功能的低压差线性稳压器、低噪声放大器，所述电源电压防抖动延迟电路后接有电源上电检测模块和D触发器模块。电源上电检测模块的输出信号作为D触发器模块的输入数据信号，所述电源上电检测模块上连接有带隙基准模块；
所述MIPI接口上电复位模块用于产生上电复位信号，MIPI接口上电复位模块上加载有使能信号，当使能信号＝1，芯片进入低功率模式；当使能信号＝0，芯片进入运行状态模式，该使能信号与上电复位信号一起作为电源电压防抖动延迟电路的输入信号，使能信号和上电复位信号经过电源电压防抖动延迟电路进行逻辑组合后，最终生成一个具有特定时间窗口区间的逻辑使能信号，该逻辑使能信号控制电源上电检测模块是否进行来自带隙基准模块产生的基准电压和阈值电压VT比较，为了防止芯片正常工作过程中，电源电压VDD发生抖动造成芯片逻辑模块发生误翻转，采用上电检测且仅检测一次方式来实现。
进一步地，该VDD检测电路的时序逻辑为：
所述上电复位信号先从低电平拉到高电平，然后低功耗模式下的低功率使能信号再拉到高电平，将低功率使能信号与上电复位信号进行逻辑与，产生一个启动电压信号,将该启动电压信号进行延迟，产生第一延迟信号，将第一延迟信号进行进一步延迟产生第二延迟信号；第一延迟信号相比于启动电压信号的延迟时间计为T1，第二延迟信号相比于第一延迟信号的延迟时间计为T2；将第二延迟信号和启动电压信号进行异或操作，产生操作后输出信号，该操作后输出信号高电平脉冲时间为T1+T2；
在操作后输出信号的高电平脉冲区间，电源上电检测模块将来自带隙基准模块产生的基准电压与阈值电压VT进行比较，电源上电检测模块的输出信号在第一延迟信号上升沿到来时被D触发器模块锁存，锁存后输出信号为低电平时，对应电源电压VDD＝1.2V，此时低压差线性稳压器根据输出信号的数值将低压差线性稳压器切换到正确的工作模式下：即当输出信号为低电平时，对应导通管工作模式，低压差线性稳压器输出端导通管导通，低压差线性稳压器核心电路停止工作，电源电压VDD经导通的导通管提供1.2V给到低噪声放大器；当输出信号为高电平时，对应运行状态模式，低压差线性稳压器输出端导通管关断，低压差线性稳压器核心电路工作，低压差线性稳压器输出1.2V电压给到低噪声放大器。
进一步地，为保证所述D触发器模块锁存的数据准确，需要确保D触发器模块在触发时，基准电压已经充分建立，即第一延迟信号相比于启动电压信号的延迟时间应不小于基准电压的最差情况下的建立时间。
进一步地，同时考虑到电阻电容的工艺偏差，所述第一延迟信号相比于启动电压信号的延迟时间T1和第二延迟信号相比于第一延迟信号的延迟时间T2适当增大，以确保D触发器模块锁存的数据准确，进而不影响后面低压差线性稳压器的正常逻辑操作。
本发明相对于现有技术包括有以下有益效果：
通过采用本技术方案，即通过上电只采样一次的方式，并将电源电压VDD检测的结果进行锁存，可有效避免芯片在正常工作一段时间后，VDD发生抖动导致芯片逻辑功能紊乱或芯片烧毁等问题。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的一种支持1.8V和1.2V两种电源接口的FEM中VDD检测电路的逻辑功能框图；
图2为图1的VDD检测电路的时序逻辑图；
图3为传统的电源上电检测装置；
附图中，各标号所代表的部件列表如下：
MIPI Reset-MIPI接口上电复位模块，VDD Dejitter-电源电压防抖动延迟电路，DFF-D触发器模块，LDO-低压差线性稳压器，LNA-低噪声放大器，VDD Sense-电源上电检测模块，POR-上电复位信号，LMP-使能信号，Vref-基准电压，VT-阈值电压，VDD-电源电压，LPM！-低功率使能信号，VDD_ON-启动电压信号，VDD_ON_D1-第一延迟信号，VDD_ON_D2-第二延迟信号，S_EN-操作后输出信号，S_out-电源上电检测模块输出信号，S_latch-锁存后输出信号。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图3所示，为传统的电源上电检测装置的原理图，该电路图中当VDD＝1.8V，LDOenable,此时LDO输出1.2V电压给到后级的LNA；而当VDD＝1.2V，LDO disable,此时VDD经bypass导通管直接给到后级的LNA。常规的LNA电源电压VDD供给方案在该基础上加上电源检测电路用于识别VDD是1.8V还1.2V，进而使LDO工作在正确的工作模式下。但却未能充分考虑在系统应用过程中，电源电压VDD并非一直恒定不变，而会伴随一定的干扰产生一定的抖动，进而造成后级逻辑电路产生误判，最终导致错误的结果甚至烧毁芯片；因此，本技术方案提出了一种支持1.8V和1.2V两种电源接口的FEM中VDD检测电路装置；
请参阅图1所示，本发明的支持1.8V和1.2V电源接口FEM中VDD检测电路，包括依次相连的MIPI接口上电复位模块MIPI Reset、电源电压防抖动延迟电路VDD Dejitter、D触发器模块DFF、带导通管(bypass)功能的低压差线性稳压器LDO、低噪声放大器LNA，所述电源电压防抖动延迟电路VDD Dejitter与D触发器模块DFF之间并联有电源上电检测模块VDDSense，电源上电检测模块VDD Sense上连接有带隙基准模块；
MIPI接口上电复位模块MIPI Reset用于产生上电复位信号POR，MIPI接口上电复位模块MIPI Reset上加载有使能信号LPM，当使能信号LPM＝1，芯片进入低功率模式(lowpower)；当使能信号LPM＝0，芯片进入运行状态模式(active)，该使能信号LPM与上电复位信号POR一起作为电源电压防抖动延迟电路VDD Dejitter的输入信号，使能信号LPM和上电复位信号POR经过电源电压防抖动延迟电路VDD Dejitter进行逻辑组合后，最终生成一个具有特定时间窗口区间的逻辑使能信号，该逻辑使能信号控制电源上电检测模块VDDSense是否进行来自带隙基准模块产生的基准电压Vref和阈值电压VT比较，为了防止芯片正常工作过程中，电源电压VDD发生抖动造成芯片逻辑模块发生误翻转，采用上电检测且仅检测一次方式来实现。
如图2所示，其中，该VDD检测电路的时序逻辑为：
上电复位信号POR先从低电平拉到高电平，然后低功率模式(low power)下的低功率使能信号LPM！再拉到高电平，将低功率使能信号LPM！于上电复位信号POR进行逻辑与，产生一个启动电压信号VDD_ON,将该启动电压信号VDD_ON进行延迟(dalay)，产生第一延迟信号VDD_ON_D1，将第一延迟信号VDD_ON_D1进行进一步延迟产生第二延迟信号VDD_ON_D2；第一延迟信号VDD_ON_D1相比于启动电压信号VDD_ON的延迟时间计为T1，第二延迟信号VDD_ON_D2相比于第一延迟信号VDD_ON_D1的延迟时间计为T2；将第二延迟信号VDD_ON_D2和启动电压信号(VDD_ON)进行异或操作后产生操作后输出信号S_EN，该操作后输出信号S_EN高电平脉冲时间为T1+T2；
在操作后输出信号S_EN的高电平脉冲区间，电源上电检测模块VDD Sense将来自带隙基准模块产生的基准电压Vref与阈值电压VT进行比较，电源上电检测模块输出信号S_out在第一延迟信号VDD_ON_D1上升沿到来时被D触发器模块DFF锁存，锁存后输出信号S_latch为高电平时，对应电源电压VDD＝1.2V，此时低压差线性稳压器LDO根据输出信号S_latch的数值将比较的结果低压差线性稳压器LDO切换到正确的工作模式下：即当输出信号S_latch为低电平时，对应导通管(bypass)工作模式，低压差线性稳压器LDO输出端导通管(bypass)导通，低压差线性稳压器LDO核心电路停止工作(disable)，电源电压VDD经导通的导通管(bypass)提供1.2V给到低噪声放大器LNA；当输出信号S_latch为高电平时，对应运行状态模式(active)，低压差线性稳压器LDO输出端导通管(bypass)关断，低压差线性稳压器LDO核心电路工作(enable)，低压差线性稳压器LDO输出1.2V电压给到低噪声放大器LNA。
其中，D触发器模块DFF用于锁存电源上电检测模块VDD Sense的比较结果，为保证D触发器模块DFF锁存的数据准确，需要确保D触发器模块DFF在触发时，基准电压Vref已经充分建立，即第一延迟信号VDD_ON_D1相比于启动电压信号VDD_ON的延迟时间应不小于基准电压Vref的最差情况下的建立时间。
同时考虑到电阻电容的工艺偏差，第一延迟信号VDD_ON_D1相比于启动电压信号VDD_ON的延迟时间T1和第二延迟信号VDD_ON_D2相比于第二延迟信号VDD_ON_D2的延迟时间T2适当增大，以确保D触发器模块DFF锁存的数据准确，进而不影响后面低压差线性稳压器LDO的正常逻辑操作。
可以看到，通过采用本技术方案，即通过上电只采样一次的方式，并将电源电压VDD检测的结果进行锁存，可有效避免芯片在正常工作一段时间后，VDD发生抖动导致芯片逻辑功能紊乱问题。
图2中，LPM！为low power mode信号，高电平有效；POR为MIPI reset模块输出的上电复位信号；VDD_ON为LPM！和POR进行逻辑与后的输出信号；VDD_ON_D1为VDD_ON延迟一段时间后的信号；VDD_ON_D2为VDD_ON_D1进一步延迟一段时间后的信号；S_EN为VDD_ON与VDD_ON_D2进行异或操作后的输出信号；S_out为VDD sense(电源上电检测)模块的输出信号；S_latch为DFF的锁存输出信号。
本技术方案相对于现有技术的区别包括：
增加MIPI Reset(MIPI接口上电复位模块)、VDD Dejitter(VDD防抖动模块)和DFF(D触发器模块)等模块；其中MIPI Reset用于产生POR信号，VDD Dejitter将LPM(低功耗模式)信号与POR(上电复位)信号进行逻辑组合产生VDD Sense(VDDDIA)模块的使能信号，VDD信号在使能信号有效区间内对电源电压VDD进行检测，并将检测后的结果提供给DFF触发器进行锁存，该锁存信号用于控制后级的LDO根据电压的不同(1.2V or 1.8V)，正确的工作在bypass模式(LDO disable)和正常工作模式(LDO enable)，LNA得到正确的电源电压VDD后进行正常的工作；相比传统的VDD检测方案，本专利提出的方案可有效避免芯片在正常工作过程中，由于电源电压VDD抖动可能带来的芯片逻辑功能紊乱或芯片烧毁等问题。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (4)
1.支持1.8V和1.2V电源接口FEM中VDD检测电路，其特征在于，包括依次相连的MIPI接口上电复位模块、电源电压防抖动延迟电路、D触发器模块、带导通管功能的低压差线性稳压器、低噪声放大器，所述电源电压防抖动延迟电路后接有电源上电检测模块和D触发器模块；电源上电检测模块的输出信号作为D触发器模块的输入数据信号，所述电源上电检测模块上连接有带隙基准模块；
所述MIPI接口上电复位模块用于产生上电复位信号，MIPI接口上电复位模块上加载有使能信号，当使能信号＝1，芯片进入低功率模式；当使能信号＝0，芯片进入运行状态模式，该使能信号与上电复位信号一起作为电源电压防抖动延迟电路的输入信号，使能信号和上电复位信号经过电源电压防抖动延迟电路进行逻辑组合后，最终生成一个具有特定时间窗口区间的逻辑使能信号，该逻辑使能信号控制电源上电检测模块是否进行来自带隙基准模块产生的基准电压和阈值电压VT比较，为了防止芯片正常工作过程中，电源电压VDD发生抖动造成芯片逻辑模块发生误翻转，采用上电检测且仅检测一次方式来实现。
2.根据权利要求1所述的支持1.8V和1.2V电源接口FEM中VDD检测电路，其特征在于，该VDD检测电路的时序逻辑为：
所述上电复位信号先从低电平拉到高电平，然后低功耗模式下的低功率使能信号再拉到高电平，将低功率使能信号与上电复位信号进行逻辑与，产生一个启动电压信号,将该启动电压信号进行延迟，产生第一延迟信号，将第一延迟信号进行进一步延迟产生第二延迟信号；第一延迟信号相比于启动电压信号的延迟时间计为T1，第二延迟信号相比于第一延迟信号的延迟时间计为T2；将第二延迟信号和启动电压信号进行异或操作后产生操作后输出信号，该操作后输出信号高电平脉冲时间为T1+T2；
在操作后输出信号的高电平脉冲区间，电源上电检测模块将来自带隙基准模块产生的基准电压与阈值电压VT进行比较，电源上电检测模块输出信号在第一延迟信号上升沿到来时被D触发器模块锁存，锁存后输出信号为低电平时，对应电源电压VDD＝1.2V，此时低压差线性稳压器根据输出信号的数值将低压差线性稳压器切换到正确的工作模式下：即当输出信号为低电平时，对应导通管工作模式，低压差线性稳压器输出端导通管导通，低压差线性稳压器核心电路停止工作，电源电压VDD经导通的导通管提供1.2V给到低噪声放大器；当输出信号为高电平时，对应运行状态模式，低压差线性稳压器输出端导通管关断，低压差线性稳压器核心电路工作，低压差线性稳压器输出1.2V电压给到低噪声放大器。
3.根据权利要求2所述的支持1.8V和1.2V电源接口FEM中VDD检测电路，其特征在于，所述D触发器模块用于锁存电源上电检测模块的比较结果，为保证所述D触发器模块锁存的数据准确，需要确保D触发器模块在触发时，基准电压已经充分建立，即第一延迟信号相比于启动电压信号的延迟时间应不小于基准电压的最差情况下的建立时间。
4.根据权利要求2所述的支持1.8V和1.2V电源接口FEM中VDD检测电路，其特征在于，同时考虑到电阻电容的工艺偏差，所述第一延迟信号相比于启动电压信号的延迟时间T1和第二延迟信号相比于第一延迟信号的延迟时间T2适当增大，以确保D触发器模块锁存的数据准确，进而不影响后面低压差线性稳压器的正常逻辑操作。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Supports VDD detection circuit in FEM with 1.8V and 1.2V power interfaces Granted publication date: 20230804 Pledgee: Bank of Communications Co.,Ltd. Shanghai Zhangjiang Sub branch Pledgor: CANAANTEK CO.,LTD. Registration number: Y2024310000806 |