CN115955383A - 一种宽带低时延高精度的混合算力的信号协同处理系统 - Google Patents

Abstract

本发明公开了一种宽带低时延高精度的混合算力的信号协同处理系统，涉及信息传输和处理领域。本发明包括控制系统、算力系统、算力转换系统和对外接口，其中，控制系统完成算力分配和接口控制功能，算力系统包括光路算力单元、模拟电路算力单元、GPU算力单元、FPGA算力单元、存储算力单元，完成信号处理和计算功能，算力转换系统包括光电转换单元、高速AD/DA单元、PCIe总线单元，对外接口包括对外模拟接口和万兆网络接口，控制系统根据信号处理特征，选择一种或多种算力单元完成对信号处理。本发明改变了现有技术对各信号处理环节按顺序分配算力的方式，其采用根据信号处理特征分配算力的方式，实现了多种算力协同的信号处理，优化了处理时延，提升了运算质量。

Description

一种宽带低时延高精度的混合算力的信号协同处理系统

技术领域

本发明涉及信息传输和处理领域，尤其涉及一种宽带低时延高精度的混合算力的信号协同处理系统。

背景技术

在传统的信号处理架构中，一般没有完全同时包括光路算力、模拟电路算力、GPU算力、FPGA算力、存储算力等5种算力资源，不能够根据信号处理特征进行算力分配。此外，传统的信号处理架构，各算力单元串行排布，输入的信号按照信号处理流程，在多种算力单元中，依次顺序传输处理。这样，经过某一算力单元处理后的信号，不会再返回至该算力单元进行处理。并且，传统的信号处理架构中，控制器不会根据信号处理特点进行算力方式选择。传统的信号处理架构，对于匹配滤波、信道编译码等信号处理环节，采用FPGA算力进行处理，信号需要在处理时钟的驱动下，逐个时钟节拍，流水线计算，处理时延大。

在宽带高速率数据传输系统或通信网络中，骨干链路节点的数据传输带宽和处理数据量越来越大，例如星地高速传输系统的卫星节点和地面站节点，要求具有更快的信号处理的速度，更高的处理带宽，以及更小的信号处理时延。

传统的信号处理架构，采用单一或少数几种算力进行信号处理计算，各种算力之间互通性差、协同效率低，处理时延大，带宽窄，速率慢，不能够满足骨干通信链路节点的信号处理需求。

发明内容

有鉴于此，本发明提供一种宽带低时延高精度的混合算力的信号协同处理系统。本发明采用根据信号处理特征分配算力的方式，实现了多种算力协同的信号处理，优化了处理时延，提升了运算质量。

为了实现上述目的，本发明采用的技术方案为：

一种宽带低时延高精度的混合算力的信号协同处理系统，包括控制系统、算力系统、算力转换系统和对外接口；

所述算力系统包括光路算力单元、模拟电路算力单元、GPU算力单元、FPGA算力单元、存储算力单元；

所述算力转换系统包括光电转换单元、高速AD/DA转换单元、PCIe总线单元；算力转换系统在控制系统的指令控制下，实现被处理信号在各算力单元之间的流转和往返；其中，光电转换单元作为被处理信号的通道，连接光路算力单元和模拟电路算力单元；高速AD/DA转换单元作为被处理信号的通道，连接模拟电路算力单元和FPGA算力单元；PCIe总线单元作为被处理信号的通道，连接FPGA算力单元、GPU算力单元和模拟电路算力单元；当GPU算力单元或存储算力单元需要与模拟电路算力单元相连接时，FPGA算力单元为直通；当GPU算力单元或存储算力单元需要与光路算力单元相连接时，FPGA算力单元和模拟电路算力单元均为直通；

所述控制系统根据信号处理特征，选择一种或多种算力单元，完成信号处理；所述信号处理特征包括运算方式、信号带宽、处理时延、运算精度，其中，运算方式包括放大、变频、滤波、编译码、网络协议处理、图像处理，信号带宽包括2GHz以上的超宽带、200MHz~2GHz的宽带、200MHz以下的窄带，运算精度包括高精度和低精度，处理时延包括短时延和长时延；控制系统首先判断运算方式，然后按以下3种情况分别处理：

第一种情况：若运算方式为网络协议处理或图像处理，则选择GPU算力单元进行信号处理；

第二种情况：若运算方式为编译码，则再判断其处理时延，如果为短时延，则选择存储算力单元进行信号处理；如果为长时延，则选择FPGA算力单元进行信号处理；

第三种情况：若运算方式为放大、变频或者滤波，则再判断信号带宽，如果信号带宽为超宽带，则选择光路算力单元进行信号处理，光路算力单元处理完成再后按第二准则处理；如果信号带宽为宽带，则选择模拟电路算力单元进行信号处理，模拟电路算力单元处理完成再后按第二准则处理；如果信号带宽为窄带，则按第一准则进行处理；

所述第一准则为：判断信号处理特征的处理时延，如果为短时延，则选择模拟电路算力单元进行信号处理；如果为长时延，则选择FPGA算力单元进行信号处理；

所述第二准则为：判断信号处理特征的运算精度，如果为高精度，则选择FPGA算力单元进行精度补偿处理；如果为低精度，则停止处理，即信号处理完毕。

进一步地，所述存储算力单元中配置有存储地址与存储数据之间的第一映射关系，存储算力单元用于根据第一映射关系，确定存储地址所对应的存储数据；其中，存储地址为输入给存储算力单元的被处理信号，存储数据即为存储算力单元的处理结果。

进一步地，所述存储算力单元中配置有高地址位和低地址位与存储数据之间的第二映射关系，存储算力单元用于根据第二映射关系，确定由高地址位和低地址位组成的存储地址所对应的存储数据；其中，高地址位和低地址位为输入给存储算力单元的被处理信号，存储数据即为存储算力单元的处理结果。

进一步地，所述对外接口包括模拟电路接口、光路接口、万兆网络接口。

本发明具有以下有益效果：

1、本发明在控制系统的控制下，根据信号的处理特征，采用多种算力系统协同处理信号，优化了处理时延，提升了运算质量。

2、本发明改善了现有技术种各种算力之间互通性差、协同效率低，处理时延大，带宽窄，速率慢等问题。

附图说明

图1是本发明实施例中混合算力的信号协同处理系统的结构示意图。

图2是第一映射关系的示意图。

图3是第二映射关系的示意图。

实施方式

下面结合附图对本发明的技术方案做进一步的详细说明。

一种宽带低时延高精度的混合算力的信号协同处理系统，包括：控制系统、算力系统、算力转换系统和对外接口等4个部分。

所述算力系统包括光路算力单元、模拟电路算力单元、GPU算力单元、FPGA算力单元、存储算力单元，完成信号处理和计算功能；

所述算力转换系统，包括光电转换单元、高速AD/DA转换单元、PCIe总线单元；

所述对外接口包括对外模拟接口和万兆网络接口；

所述控制系统完成算力分配和接口控制功能，其根据多个环节的信号处理特征，同时选择一种或多种算力单元，完成对信号处理。

所述的信号处理特征包括：运算方式、信号带宽、处理时延、运算精度等。

所述的信号处理特征中的运算方式包括放大、变频、滤波、编译码、网络协议处理、图像处理等7种；

信号带宽包括超宽带（2GHz以上）、宽带（200MHz~2GHz）、窄带(200MHz以下)等3种；

运算精度包括高精度和低精度等两种；

处理时延包括短时延和长时延等两种。

所述的所述控制系统在根据信号处理特征进行算力选择时，首先判断运算方式，分为以下3种情况：

第一种情况：运算方式为网络协议处理或图像处理，则选择GPU算力；

第二种情况：运算方式为编译码，则再判断其处理时延，如果处理时延为短时延，则选择存储算力；如果运算时延为长时延，则选择FPGA算力。

第三种情况：运算方式为放大、变频或者滤波，则再判断信号带宽，如果信号带宽为超宽带，则选择光路算力处理，光路算力处理完成再后按第二准则处理；如果信号带宽为宽带，则选择模拟电路算力，模拟电路算力处理完成再后按第二准则处理；如果信号带宽为窄带，则按第一准则进行处理。

所述的第一准则为：判断信号处理特征的处理时延，如果为短时延，则选择模拟算力；如果为长时延，则选择FPGA算力。

所述的第二准则为：判断信号处理特征的运算精度，如果运算精度为高精度，则选择FPGA算力进行精度补偿处理；如果运算精度为低精度，停止处理，即信号处理完毕。

算力转换系统，包括光电转换单元、高速AD/DA转换单元、PCIe总线单元。其中：

所述光电转换单元，作为被处理信号的通道，连接光路算力单元和模拟电路算力单元；

所述高速AD/DA单元，作为被处理信号的通道，连接模拟电路算力单元和FPGA算力单元；

所述PCIe总线单元，作为被处理信号的通道，连接FPGA算力单元、GPU算力单元和模拟算力单元。

所述算力转换系统，在控制系统的指令控制下，实现被处理信号在各算力单元之间的流转和往返。

当GPU算力单元或存储算力单元需要和模拟电路算力单元相连接时，FPGA算力单元为直通；当GPU算力单元或存储算力单元需要和光路算力单元相连接时，FPGA算力单元和模拟电路算力单元均为直通。

所述存储算力单元，把待处理信号作为的存储地址，把处理结果作为所述存储地址对应的存储数据。存储算力单元有两种工作方式，一种是单一输入，此时直接根据输入的存储地址得到存储数据；另一种是同时输入表示不同计算功能的多个地址段，根据这些地址段得到最终的存储数据。

在第一种工作方式下，存储算力单元中配置有存储地址与所述存储数据之间的第一映射关系；存储算力单元用于根据所述第一映射关系，确定输入的存储地址对应的所述存储数据。

在第二种工作方式下，存储算力单元中配置有存储地址的第一部分（即高地址位）和存储地址的第二部分（即低地址位）与所述存储数据之间的第二映射关系；存储算力单元用于根据所述第二映射关系，确定输入的存储地址第一部分（即高地址位）和第二部分（即高地址位）所对应的存储数据。

下面为一个更具体的例子：

一种宽带低时延高精度的混合算力的信号协同处理系统，其具体方案如下：

（1）架构组成

如图1所示，本实施例的处理架构包括：控制系统10、算力系统20、算力转换系统30以及对外接口40。

（2）算力系统20组成及各算力单元工作机理

仍见图1，算力系统20包括：GPU算力单元21、存储算力单元22、FPGA算力单元23、模拟电路算力单元24和光路算力单元25。

1）GPU算力单元21机理

GPU算力，在处理时钟的驱动下，采用CPU阵列和专用电路进行信息处理，适合处理图片、显示等信息，信息处理吞吐率高、时延长。

2）存储算力单元22机理

所述存储算力单元22，把待处理信号作为的存储地址，把处理结果作为所述存储地址对应的存储数据。

所述存储算力单元，按不同的计算功能，分为不同的地址段；每一地址段对应不同的计算功能；通过选择不同存储的地址段，实现不同的计算功能。

在一些可能的实施方式中，存储算力单元22能够根据输入数据，输出所存储的对应数据，计算速度优于FPGA算力单元和GPU算力单元。该系统包括但不限于如下器件：大规模磁盘阵列。

对于一种类型的存储算力单元，如图2所示，其中配置有存储地址与存储数据之间的第一映射关系；存储算力单元22用于根据第一映射关系，确定输入的存储地址对应的存储数据。

在一些可能的实施方式中，第一映射关系为：y=f(x)，其中，x为输入的存储地址，y为该存储地址存储的待输出的数据。

在一些可能的实施方式中，在利用存储算力单元22运算之前，需预先确定该第一映射关系。例如，定义不同地址的x值，计算x取值不同时的f(x)值，构建该第一映射关系。

在构建该第一映射关系之后，存储算力单元22根据输入的x值，可读取该x地址处的存储数据。例如，输入为x1时，去地址为x1的位置读出f(x1)值，实现了快速实时计算。

对于另一种类型的存储算力单元，如图3所示，其中配置有存储地址的第一部分和第二部分与存储数据之间的第二映射关系；存储算力单元22用于根据第二映射关系，确定输入的存储地址第一部分和第二部分所对应的存储数据。

在一些可能的实施方式中，第一部分和第二部分可以是存储地址的不同比特位。例如，对于占用8比特的存储地址而言，第一部分可以指该存储地址低位的4个比特，第二部分可以指该存储地址高位的4个比特。

在一些可能的实施方式中，第二映射关系为：y=f(x1，x2)，其中，x1为存储地址的第一部分，x2为存储地址的第二部分，y为该存储地址存储的待输出的数据。通过x1和x2这一组数据，定位一个y值。

在一些可能的实施方式中，在利用存储算力单元22运算之前，需预先确定该第二映射关系。例如，定义不同地址的x1和x2值，计算x1和x2取值不同时的f(x1，x2)值，构建该第二映射关系。

在构建该第二映射关系之后，存储算力单元22根据输入的一组x1和x2，去地址x1和x2的位置读取f值，实现了快速实时计算。

例如，利用存储算力计算f(x1,x2)=x1+x2，存储算力采用8bit地址位，高4bit地址对应x1值，低4比特地址对应x2值；则：

地址高位0000（对应x1值0），地址低位0000(对应x2值0)，地址0000 0000中存储数据为00000000（对应f值为0），即完成0+0=0计算；

地址高位0000（对应x1值0），地址低位0001(对应x2值1)，地址0000 0001中存储数据为00000001（对应f值为1），即完成0+1=1计算；

地址高位0001（对应x1值1），地址低位0001(对应x2值1)，地址0001 0001中存储数据为00000010（对应f值为2），即完成1+1=2计算；

地址高位0001（对应x1值1），地址低位0010(对应x2值2)，地址0001 0010中存储数据为00000011（对应f值为3），即完成1+2=3计算。……

本实施例中，存储算力单元22的计算速度快，仅需要1~3个时钟周期。

3）FPGA算力单元23机理

FPGA算力，在处理时钟的驱动下，对信号进行分布式处理。

在一些可能的实施方式中，FPGA算力单元23能够对逻辑或量化后的数据进行计算。该系统包括但不限于如下器件：数字自动增益控制（Automatic Gain Control，AGC）、有限长单位冲激响应（Finite Impulse Response，FIR）滤波器、阵列数字电路（FieldProgrammable Gate Array，FPGA）等。数字算力系统20在数字处理过程中，可在FPGA或CPU上进行，存在一个主频时钟。FPGA算力单元23在对信号处理过程中，对信号保真度高，但运算速度较慢。

4）模拟电路算力24和光路算力单元25机理

在一些可能的实施方式中，模拟电路算力单元24和光路算力单元25进行信号处理的机理是利用元器件的质对信号进行处理，模拟电路算力单元中包括但不限于如下器件：LC滤波器、天线、二极管放大器、模拟变频器等，应用于处理宽带信号场景，如大功率放大、宽带滤波，模拟均衡、密钥产生等，计算速度快、带宽大。光路算力单元包括但不限于如下光介质器件：光逻辑门、光微分/积分器等光运算器件，光缓存器、光滤波器、光子射频相移器等微波光子信号处理器，以及光开关、光交换矩阵、光路由器等光交换器件。其中，光路算力单元可应用于如下场景：光传输、微波光子或者光采样。微波光子可利用光的手段解决微波问题，以更易于实现超宽带信号处理。

（3）各算力单元的优势与劣势

值得说明的是，模拟电路算力24和光路算力单元25可以处理高宽带信号，处理时延短（速度快），但处理精度弱于其他系统。FPGA算力单元23可以处理一般宽带信号，处理时延长（速度慢），但处理精度高。存储算力算力单元22可以处理一般宽带信号，处理时延短，处理精度较高。GPU算力单元21在处理图像、视频信号时有优势。各算力单元的处理情况可参见表1，控制系统10依据信号处理特征，在每个处理环节选取合适的算力系统。

表1

算力单元	处理的吞吐率	处理的时延	处理的精度
				光路算力	高（超宽带，2GHz以上）	最快(介质光速处理)	很差
模拟电路算力	高（宽带，200MHz~2GHz）	最快(介质光速)	很差
				FPGA算力	中（窄带信号，10MHz~200MHz）	慢(若干时钟周期，但可分布处理)	很高
GPU算力	低（窄带信号，10MHz以下）	很慢(若干时钟周期，只能并行处理)	很高
				存储算力	高（超宽带，2GHz以上）	很快（1~3个时钟周期）	一般

（4）控制系统

控制系统10与算力系统20连接，控制系统10与算力转换系统30连接。其中，控制系统10用于根据信号处理特征选择算力，并下发计算参数；控制系统10通过向算力转换系统30下发参数，控制被处理信号在各算力之间流转。

在一些可能的实施方式中，控制系统10是中央处理器（Central ProcessingUnit，CPU）。CPU为处理架构的控制核心，用于根据信号调制处理需求，实现算力单元切换和程序配置等工作，以协调控制算力系统20中的至少一种算力对信号进行处理。

在实施过程中，控制系统10在任一个处理环节，根据信号的处理特征，选取符合处理特征的算力系统对信号进行处理，处理后的信号传递至下一个处理环节。在下一个处理环节处，仍会根据信号的处理特征，再次选取所需的算力系统对信号进行处理。直至处理流程的全部处理环节处理完毕。其中，在不同的处理环节，控制系统40可能会选取相同的算力系统进行对应处理。

（5）算力转换系统

参考图1，算力转换系统30中，光电转换单元连接模拟电路算力单元24与光路算力单元25；高速AD/DA转换单元连接模拟电路算力单元24与FPGA算力单元23；PCIe总线单元连接FPGA算力单元23、GPU算力单元21和存储算力单元22。

当GPU算力单元21或存储算力单元22需要和模拟电路算力单元24相连接时，FPGA算力单元为直通；当GPU算力单元21或存储算力单元22需要和光路算力单元25相连接时，FPGA算力单元和模拟电路算力单元均为直通。

（6）对外接口

参照图1，对外接口包括模拟电路接口、光路接口和万兆网络接口。

本系统可布设于通信系统骨干链路节点的终端设备上，使得此类终端设备具备更宽的传输带宽和更短的处理时延，也可使得卫星与地面的高速数据传输链路具备更高的传输速率和更短的处理时延。

本系统中，控制系统10可根据信号的处理特征，在每个处理环节适应性的选取合适的算力系统，控制选取的算力系统对信号进行处理，在处理过程中可利用光路算力单元21实现超宽带信号的正交调制、正交解调等功能，提升了处理带宽和处理速度，把系统接收码速率提高到3Gbps以上。在数字域，对模拟实现方式带来的“正交不平衡、幅频不理想和群时延”等因素带来的信号失真进行均衡补偿，提升误码率性能。

总之，本发明改变了现有技术对各信号处理环节按顺序分配算力的方式，其采用根据信号处理特征分配算力的方式，实现了多种算力协同的信号处理，优化了处理时延，提升了运算质量。

本领域技术人员在考虑说明书及实践这里公开的发明后，能够想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由权利要求来限制。

Claims (4)

1.一种宽带低时延高精度的混合算力的信号协同处理系统，其特征在于，包括控制系统、算力系统、算力转换系统和对外接口；

所述算力系统包括光路算力单元、模拟电路算力单元、GPU算力单元、FPGA算力单元、存储算力单元；

所述算力转换系统包括光电转换单元、高速AD/DA转换单元、PCIe总线单元；算力转换系统在控制系统的指令控制下，实现被处理信号在各算力单元之间的流转和往返；其中，光电转换单元作为被处理信号的通道，连接光路算力单元和模拟电路算力单元；高速AD/DA转换单元作为被处理信号的通道，连接模拟电路算力单元和FPGA算力单元；PCIe总线单元作为被处理信号的通道，连接FPGA算力单元、GPU算力单元和模拟电路算力单元；当GPU算力单元或存储算力单元需要与模拟电路算力单元相连接时，FPGA算力单元为直通；当GPU算力单元或存储算力单元需要与光路算力单元相连接时，FPGA算力单元和模拟电路算力单元均为直通；

所述控制系统根据信号处理特征，选择一种或多种算力单元，完成信号处理；所述信号处理特征包括运算方式、信号带宽、处理时延、运算精度，其中，运算方式包括放大、变频、滤波、编译码、网络协议处理、图像处理，信号带宽包括2GHz以上的超宽带、200MHz~2GHz的宽带、200MHz以下的窄带，运算精度包括高精度和低精度，处理时延包括短时延和长时延；控制系统首先判断运算方式，然后按以下3种情况分别处理：

第一种情况：若运算方式为网络协议处理或图像处理，则选择GPU算力单元进行信号处理；

第二种情况：若运算方式为编译码，则再判断其处理时延，如果为短时延，则选择存储算力单元进行信号处理；如果为长时延，则选择FPGA算力单元进行信号处理；

第三种情况：若运算方式为放大、变频或者滤波，则再判断信号带宽，如果信号带宽为超宽带，则选择光路算力单元进行信号处理，光路算力单元处理完成再后按第二准则处理；如果信号带宽为宽带，则选择模拟电路算力单元进行信号处理，模拟电路算力单元处理完成再后按第二准则处理；如果信号带宽为窄带，则按第一准则进行处理；

所述第一准则为：判断信号处理特征的处理时延，如果为短时延，则选择模拟电路算力单元进行信号处理；如果为长时延，则选择FPGA算力单元进行信号处理；

所述第二准则为：判断信号处理特征的运算精度，如果为高精度，则选择FPGA算力单元进行精度补偿处理；如果为低精度，则停止处理，即信号处理完毕。

2.根据权利要求1所述的一种宽带低时延高精度的混合算力的信号协同处理系统，其特征在于，所述存储算力单元中配置有存储地址与存储数据之间的第一映射关系，存储算力单元用于根据第一映射关系，确定存储地址所对应的存储数据；其中，存储地址为输入给存储算力单元的被处理信号，存储数据即为存储算力单元的处理结果。

3.根据权利要求1所述的一种宽带低时延高精度的混合算力的信号协同处理系统，其特征在于，所述存储算力单元中配置有高地址位和低地址位与存储数据之间的第二映射关系，存储算力单元用于根据第二映射关系，确定由高地址位和低地址位组成的存储地址所对应的存储数据；其中，高地址位和低地址位为输入给存储算力单元的被处理信号，存储数据即为存储算力单元的处理结果。

4.根据权利要求1所述的一种宽带低时延高精度的混合算力的信号协同处理系统，其特征在于，所述对外接口包括模拟电路接口、光路接口、万兆网络接口。

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