CN115939157A - 半导体元件、半导体元件的封装结构及其封装方法 - Google Patents

Abstract

本发明公开了一种半导体元件，半导体元件的封装结构以及该封装结构的封装方法，半导体元件包括衬底、形成于所述衬底内的功能结构以及与所述功能结构连接的焊垫，所述功能结构包括具有网孔结构的浅槽隔离层，所述浅槽隔离层未延伸至所述焊垫，或所述浅槽隔离层延伸至所述焊垫并属于所述焊垫的一部分，其中，所述浅槽隔离层的网孔满足：网孔宽度范围为2.29μm～2.49μm。本发明的半导体元件，其能够解决由于STI(浅槽隔离)的存在导致在后续封装过程中STI(浅槽隔离)分层的问题。

Description

半导体元件、半导体元件的封装结构及其封装方法

技术领域

本发明是关于半导体技术领域，特别是关于一种半导体元件、半导体元件的封装结构以及半导体元件的封装结构的封装方法。

背景技术

现有技术中，CMOS图像传感器(CMOSImageSensor,CIS)正向着高速、大像素和低成本的方向发展，而晶圆级封装技术由于其小型化、低成本的优点近年来受到广泛关注。CIS可以分为三种结构，前照式(FrontSideIlluminated,FSI)，背照式(BackSideIlluminated,BSI)，堆栈式(Stack)。

堆栈式(Stack)CIS内包括stackwafer，在3Dstackwafer中会用到浅槽隔离工艺。浅槽隔离，即shallowtrenchisolation，简称STI，通常用于0.25um以下工艺，通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，用于与硅隔离。

在封装阶段，由于Stackwafer的金属Pad(焊垫)中的Low-k材料(介质层)非常易碎，给封装带来很大挑战。为了满足新兴的CIS晶圆级封装，常常采用垂直通孔封装技术。该技术可以满足I/O数目更多、可靠性要求更高、金属Pad结构更复杂的芯片的封装需求。

但在实际封装中，由于STI的设计，在刻蚀通孔后发现STI处出现分层的现象，参考图1所示，其中，a是硅通孔，b是浅槽隔离层，c是焊垫的金属层，h是分层间隙。这使得后续形成的金属导电lead(再布线层)不能很好的与pad(焊垫)电性连接，降低了产品的性能。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种半导体元件、半导体元件的封装结构以及半导体元件的封装结构的封装方法，其能够解决由于STI(浅槽隔离)的存在导致在后续的封装过程中STI(浅槽隔离)分层的问题。

为实现上述目的，本发明的实施例提供了一种半导体元件，包括衬底、形成于所述衬底内的功能结构以及与所述功能结构连接的焊垫，所述功能结构包括具有网孔结构的浅槽隔离层，所述浅槽隔离层未延伸至所述焊垫，或所述浅槽隔离层延伸至所述焊垫并属于所述焊垫的一部分，其中，所述浅槽隔离层的网孔满足：网孔宽度范围为2.29μm～2.49μm。

在本发明的一个或多个实施方式中，所述浅槽隔离层的网孔满足：网孔深度范围为0.2μm～0.4μm，网孔间隙为2.76μm～2.96μm。

在本发明的一个或多个实施方式中，所述浅槽隔离层未延伸至所述焊垫；所述功能结构还包括多晶硅层，所述多晶硅层未延伸至所述焊垫。

在本发明的一个或多个实施方式中，所述浅槽隔离层延伸至所述焊垫并属于所述焊垫的一部分；所述功能结构还包括多晶硅层，所述多晶硅层延伸至所述焊垫并属于所述焊垫的一部分，且所述多晶硅层形成于所述浅槽隔离层上。

在本发明的一个或多个实施方式中，所述多晶硅层包括阵列设置的多个多晶硅单元，每个所述多晶硅单元形成于所述浅槽隔离层的网孔间隙上。

在本发明的一个或多个实施方式中，所述焊垫包括金属层，所述金属层包括间隔设置的多层子金属层，相邻所述子金属层之间电性连接。

在本发明的一个或多个实施方式中，相邻所述子金属层之间设置有介质层。

在本发明的一个或多个实施方式中，所述介质层内形成有金属塞，相邻所述子金属层之间通过所述金属塞形成电性连接。

在本发明的一个或多个实施方式中，所述浅槽隔离层延伸至所述焊垫，且，所述浅槽隔离层的网孔满足：宽度为2.39μm，深度为0.3μm，网孔间隙为2.86μm。

本发明一实施方式还提供了一种半导体元件的封装结构，包括：如上述的半导体元件，设置于所述半导体元件表面的焊接凸点、以及再布线层；所述半导体元件内形成有通孔，所述通孔暴露出所述焊垫，所述再布线层通过所述通孔电性连接于所述焊接凸点和所述焊垫之间。

本发明一实施方式还提供了一种半导体元件的封装结构的封装方法，包括：提供晶圆，具有多颗阵列排布的上述的半导体元件；从所述半导体元件表面形成贯通至所述焊垫的通孔；在所述通孔侧壁以及所述半导体元件表面上形成钝化层；形成覆盖所述通孔侧壁、底壁和所述半导体元件表面的再布线层；在所述再布线层上形成与所述再布线层电性连接的焊接凸点。

与现有技术相比，本发明实施方式的半导体元件，其焊垫所在区域未设置浅槽隔离层及多晶硅层，使得结构更加简单，在刻蚀硅通孔时能避免出现分层现象。

本发明实施方式的半导体元件，其焊垫所在区域的浅槽隔离层的网孔尺寸设计为宽度满足2.29μm～2.49μm之间，可以使得刻蚀硅通孔时能避免出现分层现象，焊垫与后续再布线层的电性连接处无分层，整体封装结构稳定，产品性能显著提高。

附图说明

图1是现有技术中的半导体元件在刻蚀硅通孔后的影像图。

图2是本发明一实施方式中的半导体元件的结构示意图；

图3是在实施例1中的图2的部分细节放大示意图；

图4是图3中的浅槽隔离层的俯视示意图；

图5是本发明的实施例1的半导体元件在刻蚀硅通孔后的影像图。

图6是在实施例2中图2的部分细节放大示意图；

图7是本发明的实施例2的半导体元件在刻蚀硅通孔后的影像图。

图8是本发明一实施方式的半导体元件的封装结构示意图；

图9是本发明一实施方式的半导体元件的封装结构的封装方法流程示意图；

图10-图12是本发明一实施方式的半导体元件的封装结构的封装方法的步骤示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

CMOS图像传感器(CMOSImageSensor,CIS)可以分为三种结构，前照式(FrontSideIlluminated,FSI)，背照式(BackSideIlluminated,BSI)，堆栈式(Stack)。

BSI感光单元的基板上不全是受光区，还有相当大的面积是电路板。如果能移除电路板，受光区域就会明显增大，于是新的设计就是将电路板放到受光区下面，形成堆叠的结构，这种设计叫堆栈式(Stacked)。

堆栈式CIS可以显著增加每个单元的受光面积，面积越大，受光也就越多，代表输入信号也越强。但商家更乐意将这种技术用到提高像素方面，因为即便缩小感光单元，受光面积依然可以保持不变，意味着画质不会下降，同样规格的感光器上可以放置更多的感光单元，从而提高像素密度和总像素数量，第一颗堆栈式感光器的总像素达到了1300万，而画质也有了显著的提升。从结构上说，堆栈式也属于背照式的一种。

如背景技术所言，堆栈式(Stack)CIS内包括stackwafer，在3Dstackwafer中会用到浅槽隔离(STI)工艺。在封装阶段，由于STI的设计，在刻蚀通孔暴露出pad(焊垫)后发现STI处出现分层的现象，参考图1所示，其中，a是硅通孔，b是浅槽隔离层，c是焊垫的金属层，h是分层间隙。这使得后续形成的金属导电lead(再布线层)不能很好的与pad(焊垫)电性连接，降低了产品的性能。

为了解决上述技术问题，本发明创造性的提出了一种半导体元件，通过在焊垫所在区域不设置浅槽隔离层或者设计焊垫所在区域内的浅槽隔离层的尺寸，使得其在封装阶段刻蚀通孔时能避免出现分层现象，焊垫与后续再布线层的电性连接处无分层，整体封装结构稳定，产品性能显著提高。

实施例1

如图2和图3所示，本发明在实施例1提供了一种半导体元件100，包括衬底10、形成于衬底10内的功能结构20以及与功能结构20连接的焊垫30。

功能结构20包括具有网孔结构的浅槽隔离层21、形成于浅槽隔离层21一侧的多晶硅层22以及形成于多晶硅层22一侧的绝缘层23。当然，功能结构20还包括其他能实现半导体元件100功能的层结构，例如p-n结二极管层等，因其不是本申请的创新点，在此不做详细展开阐述，该些层结构的分布以及与本发明中的浅槽隔离层21、多晶硅层22以及绝缘层23之间的结构关系，可以参考现有的位于半导体元件100内的、能实现一定功能的功能结构内的各层结构，例如用于制作CMOS图像传感器的stackwafer内的功能结构。

在本实施例中，浅槽隔离层21延伸至焊垫30并属于焊垫30的一部分，如图3所示。其中，浅槽隔离层21的网孔满足：网孔宽度范围为2.29μm～2.49μm。多晶硅层22同样延伸至焊垫30并属于焊垫30的一部分，且多晶硅层30形成于浅槽隔离层21上。

具体的，衬底10包括第一区域A，第一区域A为：焊垫30所在区域以及在半导体元件100的厚度方向上、焊垫30所能垂直覆盖的区域。浅槽隔离层21延伸至第一区域A内，且位于第一区域A内的浅槽隔离层21，其网孔满足：网孔宽度范围为2.29μm～2.49μm，网孔深度范围为0.2μm～0.4μm，网孔间隙为2.76μm～2.96μm。

在一示例性实施方式中，多晶硅层22包括阵列设置的多个多晶硅单元221，每个多晶硅单元221形成于浅槽隔离层21的网孔间隙上。

绝缘层23形成于多晶硅层22上，绝缘层23的材质可以为二氧化硅，绝缘层23与多晶硅层22之间还可以设置有掩膜层24，掩膜层24的材质包括氮化硅。

焊垫30包括金属层31，介质层32以及金属塞33。金属层31包括间隔设置的多层子金属层311，相邻子金属层311之间设置有介质层32，介质层32内形成有金属塞33，相邻子金属层311之间通过金属塞33形成电性连接。且，多晶硅层22与金属层31之间同样可以通过金属塞33电性连接。其中，介质层32的材料可以为Low-k材料。

在一示例性实施方式中，如图4所示，浅槽隔离层21延伸至焊垫30，且，浅槽隔离层21的网孔尺寸满足：宽度为2.39μm，深度为0.3μm，网孔间隙为2.86μm。此结构设计的半导体元件100，在其封装过程中，通过刻蚀形成通孔后，浅槽隔离层21与焊垫30的金属层31之间未发生分层现象，参考图5所示。

与现有技术相比，本发明实施方式的半导体元件，其焊垫所在区域的浅槽隔离层的网孔尺寸设计为宽度满足2.29μm～2.49μm之间，可以使得后续封装过程中，刻蚀硅通孔时能避免出现分层现象，如图5所示，焊垫与后续再布线层的电性连接处无分层，整体封装结构稳定，产品性能显著提高。

实施例2

如图2和6所示，本发明在实施例2提供了一种半导体元件100，包括衬底10、形成于衬底10内的功能结构20以及与功能结构20连接的焊垫30。

功能结构20包括具有网孔结构的浅槽隔离层21、形成于浅槽隔离层21一侧的多晶硅层22以及形成于多晶硅层22一侧的绝缘层23。当然，功能结构20还包括其他能实现半导体元件100功能的层结构，例如p-n结二极管层等，因其不是本申请的创新点，在此不做详细展开阐述，该些层结构的分布以及与本发明中的浅槽隔离层21、多晶硅层22以及绝缘层23之间的结构关系，可以参考现有的位于半导体元件100内的、能实现一定功能的功能结构内的各层结构，例如用于制作CMOS图像传感器的stackwafer内的功能结构。多晶硅层22包括阵列设置的多个多晶硅单元221，每个多晶硅单元221形成于浅槽隔离层21的网孔间隙上。

在本实施例中，浅槽隔离层21未延伸至焊垫30。多晶硅层22同样未延伸至焊垫30。如图6所示。具体的，衬底10包括第一区域A，第一区域A为：焊垫30所在区域以及在半导体元件100的厚度方向上、焊垫30所能垂直覆盖的区域。浅槽隔离层21未延伸至第一区域A内，且多晶硅层22未延伸至第一区域A内。

绝缘层23形成于多晶硅层22上，绝缘层23的材质可以为二氧化硅，绝缘层23延伸至第一区域A内。

焊垫30包括金属层31，介质层32以及金属塞33。金属层31包括间隔设置的多层子金属层311，相邻子金属层311之间设置有介质层32，介质层32内形成有金属塞33，相邻子金属层311之间通过金属塞33形成电性连接。于第一区域A内，金属塞33还穿过绝缘层23，与衬底10相接触。其中，介质层32的材料可以为Low-k材料。

此结构设计的半导体元件100，在其封装过程中，通过刻蚀形成通孔后，通孔形成的再布线层与焊垫30的金属层31之间同样不会存在分层现象，参考图7所示。

与现有技术相比，本发明实施方式的半导体元件，其焊垫所在区域未设置浅槽隔离层及多晶硅层，使得结构更加简单，可以使得后续封装过程中，刻蚀硅通孔时同样能避免出现分层现象，如图7所示，焊垫与后续再布线层的电性连接处无分层，整体封装结构稳定，产品性能显著提高。

如图8所示，本发明还提供了上述半导体元件的封装结构，包括：如上述的半导体元件100，设置于半导体元件100表面的焊接凸点200、再布线层300、钝化层400以及封层500。

半导体元件100包括相对设置的第一表面101以及第二表面102。功能结构20以及焊垫30形成于第一表面101上。

半导体元件100的第二表面102向第一表面101方向形成有通孔103。通孔103暴露出焊垫30。

通孔103的侧壁上以及半导体元件100的第二表面102上形成有钝化层400。钝化层400作为再布线层300的电绝缘层，本实施例中，钝化层400为氧化物或氮化物等无机介质材料，如氧化硅、氮化硅或氮氧化硅或他们的叠层等，钝化层400作为绝缘层，具有较好的阶梯覆盖型，在通孔的拐角处也具有较好的覆盖性，避免通孔边角处薄弱而导致的缺陷。

再布线层300形成于通孔103的内壁上且延伸至半导体元件100第二表面102的钝化层400上，焊接凸点200设置于第二表面102的再布线层300上，再布线层300电性连接于焊接凸点200和焊垫30之间。再布线层300的材料为导电材料，可以为金属材料，例如铝、铜、金等。

封层500设置于再布线层300的表面，在焊接凸点200的工艺中对其他层起到绝缘保护层的作用，封层500例如可以为防焊感光油墨。

图9为本发明一实施方式的半导体元件的封装结构的封装方法流程示意图；图10-图12为本发明一实施方式的半导体元件的封装结构的封装方法的步骤示意图。下面结合图9至图12，对本发明的半导体元件的封装结构的封装方法进行详细阐述。

步骤s1，提供晶圆，晶圆具有多颗阵列排布的半导体元件100，半导体元件100的截面结构参图2所示，相邻的半导体元件100之间设置有切割沟道，用于后续工艺中对晶圆进行切割，从而形成独立的封装结构，参图7所示；

步骤s2，提供保护盖板120，将保护盖板120与半导体元件100的第一表面101进行对合压合，如图10所示。

步骤s3，通过硅通孔工艺(TSV)，从半导体元件100的第二表面102形成贯通至焊垫30的通孔103。具体地，可以采用刻蚀技术，如反应离子刻蚀或感应耦等离子体刻蚀等，对半导体元件100进行刻蚀直至露出焊垫30。

步骤s4，在通孔103的侧壁以及半导体元件100的第二表面102上形成钝化层400，如图11所示。

步骤s5，形成覆盖通孔103内壁、底壁和半导体元件100的第二表面102上的再布线层300。

步骤s6，形成封层500，并在封层500中形成暴露再布线层300的开口，然后在该开口内形成与再布线层300电性连接的焊接凸点200，如图12所示。

步骤s7，剥离保护盖板120，执行切割工艺，沿晶圆的切割沟道对晶圆进行切割，将上述晶圆切割为单个独立的封装结构，如图8所示。

本发明的各方面、实施例、特征及实例应视为在所有方面为说明性的且不打算限制本发明，本发明的范围仅由权利要求书界定。在不背离所主张的本发明的精神及范围的情况下，所属领域的技术人员将明了其它实施例、修改及使用。

在本申请案中标题及章节的使用不意味着限制本发明；每一章节可应用于本发明的任何方面、实施例或特征。

在本申请案通篇中，在将组合物描述为具有、包含或包括特定组份之处或者在将过程描述为具有、包含或包括特定过程步骤之处，预期本发明教示的组合物也基本上由所叙述组份组成或由所叙述组份组成，且本发明教示的过程也基本上由所叙述过程步骤组成或由所叙述过程步骤组组成。

在本申请案中，在将元件或组件称为包含于及/或选自所叙述元件或组件列表之处，应理解，所述元件或组件可为所叙述元件或组件中的任一者且可选自由所叙述元件或组件中的两者或两者以上组成的群组。此外，应理解，在不背离本发明教示的精神及范围的情况下，本文中所描述的组合物、设备或方法的元件及/或特征可以各种方式组合而无论本文中是明确说明还是隐含说明。

除非另外具体陈述，否则术语“包含”、“具有”的使用通常应理解为开放式的且不具限制性。

除非另外具体陈述，否则本文中单数的使用包含复数(且反之亦然)。此外，除非上下文另外清楚地规定，否则单数形式“一”及“所述”包含复数形式。另外，在术语“约”的使用在量值之前之处，除非另外具体陈述，否则本发明教示还包括特定量值本身。

应理解，各步骤的次序或执行特定动作的次序并非十分重要，只要本发明教示保持可操作即可。此外，可同时进行两个或两个以上步骤或动作。

应理解，本发明的各图及说明已经简化以说明与对本发明的清楚理解有关的元件，而出于清晰性目的消除其它元件。然而，所属领域的技术人员将认识到，这些及其它元件可为合意的。然而，由于此类元件为此项技术中众所周知的，且由于其不促进对本发明的更好理解，因此本文中不提供对此类元件的论述。应了解，各图是出于图解说明性目的而呈现且不作为构造图式。所省略细节及修改或替代实施例在所属领域的技术人员的范围内。

可了解，在本发明的特定方面中，可由多个组件替换单个组件且可由单个组件替换多个组件以提供一元件或结构或者执行一或若干给定功能。除了在此替代将不操作以实践本发明的特定实施例之处以外，将此替代视为在本发明的范围内。

尽管已参考说明性实施例描述了本发明，但所属领域的技术人员将理解，在不背离本发明的精神及范围的情况下可做出各种其它改变、省略及/或添加且可用实质等效物替代所述实施例的元件。另外，可在不背离本发明的范围的情况下做出许多修改以使特定情形或材料适应本发明的教示。因此，本文并不打算将本发明限制于用于执行本发明的所揭示特定实施例，而是打算使本发明将包含归属于所附权利要求书的范围内的所有实施例。此外，除非具体陈述，否则术语第一、第二等的任何使用不表示任何次序或重要性，而是使用术语第一、第二等来区分一个元素与另一元素。

Claims (11)

1.一种半导体元件，其特征在于，包括衬底、形成于所述衬底内的功能结构以及与所述功能结构连接的焊垫，所述功能结构包括具有网孔结构的浅槽隔离层，

所述浅槽隔离层未延伸至所述焊垫，或

所述浅槽隔离层延伸至所述焊垫并属于所述焊垫的一部分，其中，所述浅槽隔离层的网孔满足：网孔宽度范围为2.29μm～2.49μm。

2.如权利要求1所述的半导体元件，其特征在于，所述浅槽隔离层的网孔满足：网孔深度范围为0.2μm～0.4μm，网孔间隙为2.76μm～2.96μm。

3.如权利要求1所述的半导体元件，其特征在于，所述浅槽隔离层未延伸至所述焊垫；

所述功能结构还包括多晶硅层，所述多晶硅层未延伸至所述焊垫。

4.如权利要求1所述的半导体元件，其特征在于，所述浅槽隔离层延伸至所述焊垫并属于所述焊垫的一部分；

所述功能结构还包括多晶硅层，所述多晶硅层延伸至所述焊垫并属于所述焊垫的一部分，且所述多晶硅层形成于所述浅槽隔离层上。

5.如权利要求3或4任一项所述的半导体元件，其特征在于，所述多晶硅层包括阵列设置的多个多晶硅单元，每个所述多晶硅单元形成于所述浅槽隔离层的网孔间隙上。

6.如权利要求3或4任一项所述的半导体元件，其特征在于，所述焊垫包括金属层，所述金属层包括间隔设置的多层子金属层，相邻所述子金属层之间电性连接。

7.如权利要求6所述的半导体元件，其特征在于，相邻所述子金属层之间设置有介质层。

8.如权利要求7所述的半导体元件，其特征在于，所述介质层内形成有金属塞，相邻所述子金属层之间通过所述金属塞形成电性连接。

9.如权利要求1任一项所述的半导体元件，其特征在于，所述浅槽隔离层延伸至所述焊垫，且，所述浅槽隔离层的网孔满足：宽度为2.39μm，深度为0.3μm，网孔间隙为2.86μm。

10.一种半导体元件的封装结构，其特征在于，包括：

如权利要求1～9任一所述的半导体元件，设置于所述半导体元件表面的焊接凸点、以及再布线层；所述半导体元件内形成有通孔，所述通孔暴露出所述焊垫，所述再布线层通过所述通孔电性连接于所述焊接凸点和所述焊垫之间。

11.一种半导体元件的封装结构的封装方法，其特征在于，包括：

提供晶圆，具有多颗阵列排布的如权利要求1～9任一所述的半导体元件；

从所述半导体元件表面形成贯通至所述焊垫的通孔；

在所述通孔侧壁以及所述半导体元件表面上形成钝化层；

形成覆盖所述通孔侧壁、底壁和所述半导体元件表面的再布线层；

在所述再布线层上形成与所述再布线层电性连接的焊接凸点。

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